1、第6章 組合邏輯電路     一、學習目的    組合邏輯電路是數(shù)字電子電路的一個重要的組成部分，通過本章的學習要掌握組合邏輯電路的工作特點，掌握組合邏輯電路的分析方法和設(shè)計方法，同時進一步掌握常用的組合邏輯集成電路芯片的使用方法。既掌握其獨立應(yīng)用性，又為其在綜合的電路系統(tǒng)中的應(yīng)用打基礎(chǔ)。       二、內(nèi)容概要    本章首先介紹組合邏輯電路的一般分析方法和設(shè)計方法；著重介紹了常用組合邏輯電路的基本工作原理及常用中規(guī)模集成組合邏輯電路的邏輯功

2、能、使用方法和應(yīng)用舉例；還簡要介紹了組合邏輯電路中的競爭與冒險現(xiàn)象及消除冒險現(xiàn)象的常用方法。    三、學習指導    本章重點：組合邏輯電路分析和設(shè)計方法，編碼原理和編碼器的應(yīng)用，譯碼原理和譯碼妻的應(yīng)用，數(shù)據(jù)選擇器的應(yīng)用，競爭冒險的判別和消除方法。    本章難點：編碼器的應(yīng)用，譯碼器的應(yīng)用，數(shù)值比較器的應(yīng)用。    方法提示: 對組合邏輯電路的分析設(shè)計要認真掌握，它是數(shù)字電路設(shè)計的一個基本功。對于各種功能的器件主要掌握其工作原理和外部連接方法。6、1  

3、; 概述教學要求                       掌握組合邏輯電路和時序邏輯電路的概念                        了解

4、組合邏輯電路的特點與描述方法    在數(shù)字系統(tǒng)中，根據(jù)邏輯功能特點的不同，數(shù)字電路可分為:       組合邏輯電路和時序邏輯電路兩大類。組合邏輯電路時序邏輯電路    如果一個邏輯電路在任何時刻的輸出狀態(tài)只取決于這一時刻的輸入狀態(tài)，與電路的原來狀態(tài)無關(guān)，則該電路稱為組合邏輯電路，又稱組合電路。     如:邏輯門電路    如果電路的任意時刻的輸出不但取決與該時刻的輸入,還與前一時刻的輸出有關(guān),則該電路稱為時序邏輯

5、電路,又稱時序電路.     如:觸發(fā)器電路   組合邏輯電路的邏輯功能特點：沒有存儲和記憶的特點.   組合邏輯電路的組成特點：由門電路構(gòu)成、無記憶元件、只存在輸入到輸出的通道。                            &#

6、160; 無反饋回路。   組合邏輯電路的描述方法：邏輯表達式、真值表、卡諾圖和邏輯圖。        6、2  組合邏輯電路的分析方法和設(shè)計方法教學要求                       掌握組合邏輯電路的分析和設(shè)計的基本方法   

7、60;                    熟練掌握表達式、真值表、卡諾圖和邏輯圖的表示方法及轉(zhuǎn)換    組合邏輯電路分析：根據(jù)給定的邏輯圖，找出輸出與輸入的關(guān)系，從而確定邏輯功能。     組合邏輯電路設(shè)計，根據(jù)給出的實際問題，求出能實現(xiàn)這一邏輯要求的最簡邏輯電路。    一、組合邏輯電路分析方法 

8、60;  1基本分析步驟：     上圖為 第161頁到162頁基本分析方法 2分析舉例    例題1：分析下圖所示邏輯電路的功能。               解： 寫出輸出邏輯函數(shù)表達式為：     列出邏輯函數(shù)的真值表。將輸入A、B、C值的各種組合代入上式中，求出輸出的值。 輸    入輸  出ABCY00000

9、011010101101001101011001111 邏輯功能分析。由真值表看出：在輸入A、B、C三個變量中，有奇數(shù)個1時，輸出Y為1，否則Y為0。因此，電路為三位判奇電路，又稱為奇校驗電路。    例題2：分析右圖所示邏輯電路的功能。 并指出該電路設(shè)計是否合理。       解： 寫出輸出邏輯函數(shù)表達式為：           化簡后得: 列出邏輯函數(shù)的真值表。將A、B、C各種取值組合代入最終表達式中，可得真值表。輸 &#

10、160;  入輸  出ABCY00010010010001111000101111011110 邏輯功能分析。由真值表可看出，電路的A、B、C三個輸入都為0或有偶數(shù)個1時，輸出Y為1，否則Y為0。有時該電路為三位判偶電路，又稱偶校驗電路。這個電路使用門的數(shù)量太多，設(shè)計并不合理，可用較少的門電路來實現(xiàn)。        二、組合邏輯電路設(shè)計方法    1基本設(shè)計步驟：     上圖為164頁基本設(shè)計方法 2設(shè)計舉例   

11、 例1、設(shè)計一個A、B、C三人表決電路。當表決某個提案時，多數(shù)人同意，提案通過，同時具有否決權(quán)。用與非門實現(xiàn)。    解： 分析設(shè)計要求，列出真值表        設(shè)A、B、C三個人表決同意提案時用1表示，不同意時用0表示；Y為表決結(jié)果，提案通過用1表示，通不過用0表示，同時還應(yīng)考慮具有否決權(quán)。由此可列出如下真值表。輸    入輸  出ABCY00000010010001101000101111011111    、 將輸出邏輯函數(shù)化簡

12、后，變換為“與非”表達式。用上述的卡諾圖進行化簡。    由卡諾圖可得最簡“與或”式：Y=AC+BC    根據(jù)題意，將上式變換成“與非”表達式為：    根據(jù)輸出邏輯函數(shù)畫邏輯圖。根據(jù)式可畫出如下圖所示的邏輯圖。6、3  編碼器教學要求                      

13、;             掌握編碼的原理                                    了解編碼器的電路結(jié)構(gòu)  &

14、#160;                                理解編碼器的功能和應(yīng)用    編碼、編碼器的定義：     將具有特定意義的信息編成相應(yīng)二進制代碼的過程，稱為編碼。    實

15、現(xiàn)編碼功能的電路，稱為編碼器。其輸入為被編信號，輸出為二進制代碼。     編碼器的分類：    二進制編碼器：用n位二進制代碼對個信號進行編碼的電路。     二十進制編碼器：將09十個十進制數(shù)轉(zhuǎn)換為二進制代碼的電路。    優(yōu)先編碼器：電路只對輸入的信號按照優(yōu)先級別的約定進行編碼。    一、二進制編碼器    右圖為由非門和與非門組成的3位二進制編碼器。I0I7為8個編碼輸入信號，輸出Y、Y和Y為三位二進制代碼

16、。    其中：                        編碼器在任何時刻只能對一個輸入信號進行編碼，不允許有兩個或兩個以上的輸入信號同時請求編碼，否則輸出編碼會發(fā)生混亂，即I、II這8個編碼信號是相互排斥的。在II為0時，輸出就是I的編碼，故I未畫出。由于該編碼器有8個輸入端，3個輸出端，故稱8線3線編碼器。3位二進制編碼器的真值表輸 &#

17、160;      入輸  出I0I1I2I3I4I5I6I7Y2Y1Y01000000000001000000001001000000100001000001100001000100000001001010000001011000000001111    二、二-十進制編碼器    右圖為由非門和與非門組成的二-十進制編碼器。I0I9為10個待編碼的輸入信號，輸出Y3、Y2、Y1、Y0為4位二進制代碼。    其中：  &#

18、160;                                   當編碼器某一個輸入信號為1而其它輸入信號都為時，則有一組對應(yīng)的數(shù)碼輸出，如I71時，Y3Y2Y1Y00111。輸出代碼各位的權(quán)從高位到低位分別為8、4、2、1。因此，該電路為8421 BCD碼編碼器。I1I9都為0時，輸出

19、便為I0的編碼，故圖中I0未畫。該編碼器輸入I0I9這10個編碼信號也是相互排斥的。二-十進制編碼器的真值表輸     入輸    出I0I1I2I3I4I5I6I7I8I9Y3Y2Y1Y010000000000000010000000000010010000000001000010000000011000010000001000000010000010100000010000110000000010001110000000010100000000000011001    三、集成優(yōu)先編碼器CT

20、74LS147    在上述編碼器中，輸入信號之間是相互排斥，而在優(yōu)先編碼器中就不存在這個問題，它允許同時輸入數(shù)個編碼信號，而電路只對其中優(yōu)先級別最高的信號進行編碼，而不會對級別低的信號編碼，這樣的電路稱作優(yōu)先編碼器。    在優(yōu)先編碼器中，是優(yōu)先級別高的編碼信號排斥級別低的。至于優(yōu)先權(quán)的順序，這完全是根據(jù)實際需要來確定的。    右圖為二十進制優(yōu)先編碼器CT74LS147的邏輯功能示意圖，又稱為10線4線優(yōu)先編碼器。    為數(shù)碼輸出端，輸出為8421BCD碼的反碼。 為編

21、碼信號輸入端，輸入低電平0有效，這時表示有編碼請求。輸入高電平1無效，表示無編碼請求。    在 中， 的優(yōu)先級別最高，依次類推， 的級別最低。也就是說，當0時，其余信號輸入任何值都不起作用，只對 編碼，輸出0110，為反碼，其原碼為1001。    沒有 ，這是因為當 都為高電平1時，輸出1111，其原碼為0000，相當于輸入 請求編碼。因此，在邏輯功能示意圖中沒有輸入端 。二-十進制編碼器的真值表輸     入輸    出1111111111111XXXXXXX

22、X00110XXXXXXX010111XXXXXX0111000XXXXX01111001XXXX011111010XXX0111111011XX01111111100X01111111110101111111111106、4  譯碼器教學要求                             

23、0;     掌握譯碼的原理                                    了解譯碼器的電路結(jié)構(gòu)          

24、                         理解譯碼器的功能和應(yīng)用    譯碼、譯碼器的定義：    譯碼是編碼的逆過程。譯碼是將表示特定意義信息的二進制代碼翻譯出來。    實現(xiàn)譯碼功能的電路稱為譯碼器。輸入二進制代碼，輸出與輸入代碼對應(yīng)的特定信息。 譯碼器結(jié)構(gòu)與原理演示

25、    編碼器的分類：    二進制譯碼器：將輸入二進制代碼譯成相應(yīng)輸出信號的電路。    二十進制譯碼器：將4位BCD碼的十組代碼譯成09十個輸出信號的電路。    數(shù)碼顯示譯碼器：將數(shù)字或運算結(jié)果顯示出來的譯碼電路。    一、二進制譯碼器     右圖為 譯碼器CT74LS138的邏輯圖。由于它有3個輸入端、8個輸出端，因此，又稱3線8線譯碼器。    為二進制代碼輸入端

26、； 為輸出端，低電平有效；、 和 為使能端，且    3線8線譯碼器CT74LS138的功能表如表如下圖所示。    有功能表可以看出：只有當 =1、 = =0時，EN=1所有輸出譯碼與非門解除封鎖，譯碼器工作，輸出低電平有效。除此之外所有輸出譯碼與非門被封鎖住，譯碼器不工作，輸出 都為高電平。的輸出邏輯函數(shù)式                由此可見：二進制譯碼器的輸出將輸入二進制代碼的各種狀態(tài)都譯出來了。因此，二進制譯碼器又稱全譯碼器。由于輸出

27、低電平有效，因此，它的輸出提供了輸入變量全部最小項的反邏輯。3線-8線譯碼器 CT74LS138的功能表輸入輸出+A2A1A0X1XXX111111110XXXX1111111110000011111111000110111111100101101111110011111011111010011110111101011111101110110111111011011111111110CT74LS138應(yīng)用（邏輯功能擴展）    右圖為用兩片CT74LS138組成的4線16線譯碼器的邏輯圖。CT74LS138（1）為低位片，CT74LS138（2）為高位片。

28、60;   將低位片的 接至高電平1，高位片的 和低位片的 相連作為A，同時將低位片的和高位片、相連作使能端，便組成了4線16線譯碼器。    當E=1時，兩個譯碼器都不工作，輸出都為高電平1。當E=0時，譯碼器工作。    當A30時，低位片工作，這時，輸出 由輸入A2A1A0決定。由于高位片的A30而不能工作，輸出 都為高電平1。    當A31時，低位片的A31不工作，輸出都為高電平1。當高位片的A31，0，處于工作狀態(tài)，輸出由輸入二進制A2A1A0決定。  

29、      二、二-十進制 譯碼器    右圖所示為4線10線譯碼器CT74LS42的邏輯圖。圖中 A2、A1、A0 為輸入端， 為輸出端，低電平有效。下圖所示為CT74LS42功能表。    由功能表可知，CT74LS42輸入為8421BCD碼，輸出為0有效。代碼1010-1111沒有使用，稱作偽碼。          根據(jù)功能表也可得其輸出表達式：     

30、60;  當輸入偽碼10101111時，輸出Y9Y0都為高電平1，不會出現(xiàn)低電平0。因此，譯碼器不會產(chǎn)生錯誤譯碼。    CT74LS42的每個輸出與非門有4個輸入端。因此，如輸出Y8和Y9不用，并將A3作使能端使用時，則CT74LS42可作3線8線譯碼器使用。CT74LS42功能表十進 制數(shù)輸    入輸    出A3A2A1A000000011111111110001101111111120010110111111130011111011111140100111101111150101111

31、1101111601101111110111701111111111011810001111111101910011111111110偽 碼101011111111111011111111111111001111111111110111111111111110111111111111111111111111        三、數(shù)碼顯示譯碼器     在數(shù)字系統(tǒng)中，經(jīng)常需要將數(shù)字或運算結(jié)果顯示出來，以便人們觀測、查看。因此，數(shù)字顯示電路是數(shù)字系統(tǒng)的重要組成部分。顯示譯碼器主要由譯碼器和驅(qū)動器兩部分

32、組成，通常都集成在一塊芯片中。顯示譯碼器的輸入一般為二十進制代碼，其輸出的信號用以驅(qū)動顯示器件，顯示出十進制數(shù)字來。    1七段數(shù)字顯示器    常見的七段數(shù)字顯示器有半導體數(shù)碼顯示器（LED）和液晶顯示器（LCD）等。這種顯示器由七段可發(fā)光的字段組合而成。     （1）七段半導體數(shù)碼顯示器     右下圖所示為由七段發(fā)光二極管組成的數(shù)碼顯示器的外形，利用字段的不同組合，可分顯示出09十個數(shù)字。發(fā)光二極管數(shù)碼顯示器的內(nèi)部接法有兩種：為共陽接法、共陰接法。如左下圖

33、所示。   （2）液晶顯示器    液晶是液態(tài)晶體的簡稱。它是既具液體的流動性、又具光學特性的有機化合物，其透明度和顏色受外加電場的控制，利用 該特點，可做成電場控制的7段液晶數(shù)碼顯示器，其字形和7段半導體顯示器相近。    這種顯示器在沒有外加電場時，液晶分子排列整齊，入射的光線絕大部分被反射回來，液晶呈現(xiàn)透明狀態(tài)，不顯示數(shù)字。當在相應(yīng)字段的電極加上電壓時，液晶中的導電正離子作定向運動，在運動過程中不斷撞擊液晶分子，從而破壞了液的邏輯功能示意圖晶分子的整齊排列，使入射光產(chǎn)生了散射而變得混濁，使原來透明的液晶變成了

34、暗灰色，從而顯示出相應(yīng)的數(shù)字。將液晶的7個電極做成8字形，則只要在7個電極上按7段字形的不同組合加上電壓，便可顯示出相應(yīng)的數(shù)字。    液晶顯示器的主要優(yōu)點是功耗極小，工作電壓低。缺點是顯示不夠清晰，響應(yīng)速度慢。     2、七段顯示譯碼器    右圖所示為4線7段譯碼器驅(qū)動器CC14547的邏輯功能示意圖。    其中：D、C、B、A為輸入端，輸入為8421BCD碼， 為消隱控制端，YaYg為輸出端，高電平有效。段段譯碼器驅(qū)動器的功能表輸  

35、入輸   出數(shù)字 顯示DCBAYaYbYcYdYeYfYg0XXXX0000000消隱1000011111100100010110000110010110110121001111110013111000110011411101101101151111000111116111111110000711000111111181100111100119110100000000消隱110110000000消隱111000000000消隱111010000000消隱111100000000消隱111110000000消隱    三、用譯碼器實現(xiàn)組合邏輯函數(shù)

36、    由于二進制譯碼器的輸出為輸入變量的全部最小項，即每一個輸出對應(yīng)一個最小項，而任何一個邏輯函數(shù)都可變換為最小項之和的與或標準式，因此，用譯碼器和門電路可實現(xiàn)任何單輸出或多輸出的組合邏輯函數(shù)。當譯碼器輸出低電平有效時，選用與非門；當輸出為高電平有效時，選用或門。    例：試用譯碼器和門電路實現(xiàn)邏輯函數(shù)：    解： 根據(jù)邏輯函數(shù)選用譯碼器。由于邏輯函數(shù)Y中有A、B、C三個變量，故應(yīng)選用3線8線譯碼器CT74LS138。其輸出為低電平有效。    寫出Y的標準與或表達式為

37、：                        將邏輯函數(shù)Y與CT74LS138的輸出表達式進行比較。設(shè)A=A2、B=A1、C=A0，比較結(jié)果得：           畫連線圖。根據(jù)上式可畫出右圖所示的連線圖。6、5  數(shù)據(jù)選擇器和分配器教學要求       

38、;                       掌握數(shù)據(jù)選擇器的工作原理                          

39、60;    了解數(shù)據(jù)選擇器器的電路結(jié)構(gòu)                              理解譯碼器的功能和應(yīng)用              

40、                了解數(shù)據(jù)分配器的基本作用    在多路數(shù)據(jù)傳輸過程中，經(jīng)常需要將其中一路信號挑選出來進行傳輸，這就需要用到數(shù)據(jù)選擇器。在數(shù)據(jù)選擇器中，通常用地址輸入信號來完成挑選數(shù)據(jù)的任務(wù)。    多路數(shù)據(jù)分配器的功能正好和數(shù)據(jù)選擇器的相反，它是根據(jù)地址碼的不同，將一路數(shù)據(jù)分配到相應(yīng)的一個輸出端上輸出。    一、數(shù)據(jù)選擇器 

41、60;  根據(jù)地址碼的要求，從多路輸入數(shù)據(jù)中選擇其中一路輸出的電路，稱為數(shù)據(jù)選擇器。    14選1數(shù)據(jù)選擇器    右圖所示為4選1數(shù)據(jù)選擇器的邏輯圖。D3D0為數(shù)據(jù)輸入端，A1、A0為地址信號輸入端，Y為數(shù)據(jù)輸出端， 為使能端或選通端，輸入低電平有效。下表所示為4選1數(shù)據(jù)選擇器的功能表。    由功能表可寫出輸出邏輯函數(shù)式：        當ST1時，輸出Y0，選擇器不工作。    當ST0時，數(shù)據(jù)選擇器工作。其

42、輸出為：    輸入輸出A1A0D3D2D1D0Y1XXXXXX0000XXX0Y=D0000XXX1001XX0XY=D1001XX1X010X0XXY=D2010X1XX0110XXXY=D30111XXX    右圖所示為CMOS雙選數(shù)據(jù)選擇器CC14539的邏輯圖。它由兩個相同的選數(shù)據(jù)選擇器組成。D3D0為數(shù)據(jù)輸入端，A1、A0為共用地址信號輸入端，ST為使能端，低電平有效，Y為數(shù)據(jù)輸出端。    邏輯功能如上表所示。    28選1數(shù)據(jù)選擇器   

43、; 下圖所示為TTL選數(shù)據(jù)選擇器CT74LS151的邏輯功能表和邏輯示意圖輸入輸出A2A1A0Y1XXX010000D0與 Y相反0001D10010D20011D30100D40101D50110D70111D7    當1時，輸出Y0，選擇器不工作。 當0時，數(shù)據(jù)選擇器工作。其輸出為：        3用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)     由于數(shù)據(jù)選擇器在輸入數(shù)據(jù)全部為1時，輸出為地址輸入變量全體最小項的和，因此，它是一個邏輯函數(shù)的最小項輸出器。任何一個邏輯函數(shù)

44、都可寫成最小項之和的形式，所以，用數(shù)據(jù)選擇器可很方便地實現(xiàn)邏輯函數(shù)，其方法是：如數(shù)據(jù)選擇器輸出表達式中包含邏輯函數(shù)的最小項時，則相應(yīng)的數(shù)據(jù)取1，而對于邏輯函數(shù)中沒有的最小項，數(shù)據(jù)選擇器輸出表達式中對應(yīng)的最小項應(yīng)去掉，為此，相應(yīng)的數(shù)據(jù)取。這時，數(shù)據(jù)選擇器輸出的就是要實現(xiàn)的邏輯函數(shù)。因此，用數(shù)據(jù)選擇器可實現(xiàn)任何一個邏輯函數(shù)。    例、試用數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)YAB+AC+BC    解： 選用數(shù)據(jù)選擇器。由于邏輯函數(shù)Y中有A、B、C三個變量，所以，可選用8選1數(shù)據(jù)選擇器，現(xiàn)選用CT74LS151。   

45、寫出邏輯函數(shù)的標準與或表達式。邏輯函數(shù)Y的標準與或表達式為        Y=AB+AC+BC     比較Y和Y兩式中最小項的對應(yīng)關(guān)系。設(shè)YY，YY2，BA1，CA0，Y式中包含Y式中的最小項時，數(shù)據(jù)取1，沒有包含Y式中的最小項時，數(shù)據(jù)取0。由此得：D0=D1=D2=D4=0，D3=D5=D6=D7=1    畫連線圖。根據(jù)上式可畫出右圖所示的連線圖。      二、數(shù)據(jù)分配器  數(shù)據(jù)分配是數(shù)據(jù)

46、選擇的逆過程。根據(jù)地址信號的要求，將一路數(shù)據(jù)分配到指定輸出通道上去的電路，稱為數(shù)據(jù)分配器。如將譯碼器的使能端作為數(shù)據(jù)輸入端，二進制代碼輸入端作為地址信號輸入端使用時，則譯碼器便成為一個數(shù)據(jù)分配器。     右圖所示為由3線8線譯碼器CT74LS138構(gòu)成的8路數(shù)據(jù)分配器。     圖中：A2-A0為地址信號輸入端，為數(shù)據(jù)輸出端，可從使能端、中選擇一個作為數(shù)據(jù)輸入端D。如或作為數(shù)據(jù)輸入端D時，輸出原碼，接法如左圖所示；如STA作為數(shù)據(jù)輸入端D時，輸出反碼，接法如右圖所示。 6、6  加法器和數(shù)值比較器教學要求

47、0;                                了解加法器的電路結(jié)構(gòu)                 

48、0;               理解加法器的工作原理和應(yīng)用                                 理解數(shù)值比較器的的功能&

49、#160;                                掌握數(shù)值比較器的應(yīng)用    一、加法器     只考慮兩個一位二進制數(shù)的相加，而不考慮來自低位進位數(shù)的運算電路，稱為半加器 。如在第i位的兩個加數(shù)

50、Ai和Bi相加：0+00；0+11；1+110?？梢?，它除產(chǎn)生本位和數(shù)Si之外，還有一個向高位的進位數(shù)Ci。 根據(jù)上面的加法規(guī)則，可列出下表所示半加器的真值表：輸入輸出AiBiSiCi0000011010101101由真值表可得出輸出邏輯函數(shù)式為： 左圖所示為半加器邏輯電路圖和邏輯符號，框內(nèi)“”為加法運算總限定符號，“CO”為進位輸出的限定符號。   1半加器    2全加器    即考慮兩個一位二進制數(shù)相加，還考慮來自低位進位數(shù)相加的運算電路，稱為全加器。 如在第i位二進制數(shù)相加時，被加數(shù)、加

51、數(shù)和來自低位的進位數(shù)分別為Ai、Bi、Ci-，輸出本位和及向相鄰高位的進位數(shù)為Si、Ci 。根據(jù)上面的運算規(guī)則，可列出下表所示全加器的真值表：輸入輸出AiBiCi-1SiCi0000000110010100110110010101011100111111下圖所示為全加器的邏輯符號?？騼?nèi)“Ci”為進位輸入的限定符號     3多位加法器    實現(xiàn)多位加法運算的電路，稱為加法器。下圖所示為由4個全加器組成的4位串行進位的加法器。     低位全加器輸出的進位信號依次加到相鄰高位全加器的進位輸入端C

52、i。    最低位的進位輸入端Ci接地。     每一位的相加結(jié)果必須等到低一位的進位信號產(chǎn)生后才能建立起來。    二、數(shù)值比較器    用于比較兩個數(shù)大小或相等的電路，稱為數(shù)值比較器。    11位數(shù)值比較器    當兩個一位二進制數(shù)A和B比較時，其結(jié)果有三種情況：AA、A=A、AA。    比較結(jié)果用Y（AB）、Y（AB）和Y（AB）表示。    設(shè)： AA時，

53、Y（AB）=1。       AB時，Y（AB）=1。       AB時，Y（AB）=1。    由此得：1位數(shù)值比較器的真值表1位數(shù)值比較器的真值表輸  入輸  出ABY(A>B)Y(A=B)Y(A<B)00010010011010011101    根據(jù)真值表可寫出邏輯函數(shù)表達式為由此式可畫出右圖所示的該比較器的邏輯圖。    24位數(shù)值比較器

54、60;   如兩個4位二進制數(shù)AAAAA和BBBBB進行比較時，則需從高位到低位逐位進行比較。只有在高位數(shù)相等時，才能進行低位數(shù)的比較。當比較到某一位數(shù)值不等時，其結(jié)果便為兩個位數(shù)的比較結(jié)果。如AB時，則AB；如AB時，則AB；如AB，AB時，則AB；如AB，AB時，則AB。其余以此類推，直到比較出結(jié)果為止。    右圖所示為4位數(shù)值比較器CC14585的邏輯功能示意圖。    A、A、A、A和B、B、B、B為兩組相比較的4位二進制數(shù)的輸入端；I（AB）、I（AB）、I（AB）為級聯(lián)輸入端；Y(AB)、Y(AB)、

55、Y(AB)為比較結(jié)果輸出端。4位數(shù)值比較器CC14585的功能表輸入級聯(lián)輸入輸出A3B3A2B2A1B1A0B0I（A<B)I（A=B)I（A>B)Y（A<B)Y（A=B)Y（A>B)A3<B3XXXXXX100A3=B3A2<B2XXXXX100A3=B3A2=B2A1<B1XXXX100A3=B3A2=B2A1=B1A0<B0XXX100A3=B3A2=B2A1=B1A0=B0100100A3=B3A2=B2A1=B1A0=B0010010A3=B3A2=B2A1=B1A0=B0001001A3>B3XXXXX1001A3=B3A2&g

56、t;B2XXXX1001A3=B3A2=B2A1>B1XXX1001A3=B3A2=B2A1=B1A0>B0XX1001    數(shù)值比較器的使用方法：     (1)只比較兩個4位二進制數(shù)時，將擴展端I（AB）接低電平，I（AB）和I（AB）接高電平。   (2)當比較兩個4位以上8位以下的二進制數(shù)時，應(yīng)先比較兩個高4位的二進制數(shù)，在高位數(shù)相等時，才能比較低4位數(shù)。只有在兩個4位二進制數(shù)相等時，輸出才由I（AB）、I（AB）、I（AB）決定。      

57、 三、數(shù)值比較器的擴展    當兩個大于4位的二進制數(shù)需要比較時,4位二進制數(shù)值比較器就不夠用了,需要進行比較器功能的擴展，下圖所示為用兩片CC14585組成的8位數(shù)值比較器。 兩個8位二進制數(shù)的高4位AAAA和BBBB接到高位片CC14585（2）的數(shù)據(jù)輸入端上，而低位二進制數(shù)AAAA和BBBB接低位片CC14585（1）的數(shù)據(jù)輸入端上。 同時將低位片的I（AB）接低電平0，I（AB）和I（AB）接高電平1。    由于Y（AB）是由Y（AB）和Y（AB）產(chǎn)生的，因此，只需將低位片的CC14585（1）的輸出比較結(jié)果Y（A

58、B）和Y（AB）與高位片CC14585（2）的擴展端I（AB）和I（AB）相連就可以了。    由下圖可看出，當I（AB）為高電平1時，Y（AB）有輸出；當I（AB）為低電平0時，Y（AB）被封鎖，輸出為低電平0。因此，正常工作時，I（AB）應(yīng)接高電平1。6、7  組合邏輯電路中的競爭冒險教學要求                      

59、;      理解競爭冒險現(xiàn)象產(chǎn)生的原因                             理解消除競爭冒險現(xiàn)象的方法    一、競爭冒險現(xiàn)象及其產(chǎn)生的原因    組合邏輯電路和其他電路一樣，在實際使用中會出現(xiàn)與理

60、論設(shè)計分析的差別。其中“競爭”“冒險”就是可能遇到的問題。     競爭：由于信號通過導線、門電路信號發(fā)生變化時，都存在時間延遲，使同一個門的一組輸入信號，通過不同數(shù)目的門，經(jīng)過不同長度導線的傳輸，到達門輸入端的時間會有先有后，這種現(xiàn)象稱為競爭。    冒險：邏輯門因輸入端的競爭而導致輸出產(chǎn)生不應(yīng)有的尖峰干擾脈沖（又稱過渡干擾脈沖）的現(xiàn)象，稱為冒險。   原因分析    例、在如左下圖所示的電路中，理想的輸出波形如中下圖所示，但實際的輸出波形出現(xiàn)了“競爭冒險”現(xiàn)象，

61、如右下圖所示。原因分析     G2門的兩個輸入信號、由于傳輸路徑不同，到達G2輸入端時，信號比延遲了1tpd。因此，使G2輸出端出現(xiàn)了很窄的負脈沖，如中圖所示。    按照設(shè)計要求，這個負尖峰脈沖是不應(yīng)出現(xiàn)的，它的出現(xiàn)可能會導致負載電路的錯誤動作。如果把上述電路的G換成與門中，輸出的是輸入量的正反邏輯的“與”。，如考慮G門的平均傳輸延遲時間1tpd時，則在G輸出端出現(xiàn)了不應(yīng)有的很窄的正尖峰脈沖，如圖右所示。    由上分析可看出：在組合邏輯電路中，當一個門電路（如G2）輸入兩個同時向相反方向變

62、化的互補信號時，則在輸出端可能會產(chǎn)生不應(yīng)有的尖峰干擾脈沖。這是產(chǎn)生競爭冒險的主要原因。        二、冒險現(xiàn)象的判別    在組合邏輯電路中，是否存在冒險現(xiàn)象，可通過邏輯函數(shù)來判別。如根據(jù)組合邏輯電路寫出的輸出邏輯函數(shù)在一定條件下可簡化成下列兩種形式時，則該組合邏輯電路存在冒險現(xiàn)象，即      例1、試判別邏輯函數(shù)式是否存在冒險現(xiàn)象。    解：寫出邏輯函數(shù)式：            當取A1、C0時，出現(xiàn)冒險現(xiàn)象。        當取B0、C1時，出現(xiàn)冒險現(xiàn)象。