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文檔簡介

1、實驗二、三： quartus 原理圖設(shè)計1. 實驗原理圖2. 實驗仿真波形實驗四： Verilog描述組合邏輯電路1. 一位數(shù)值比較器1.1 源代碼module compare(a_gt,a_eq,a_lt,a,b);input a,b;output a_gt,a_eq,a_lt;assign a_gt=a&b;assign a_eq=a&b|a&b;assign a_lt=a&b;endmodule1.2 代碼生成原理圖2. 七段譯碼器2.1 源代碼module decode4_7(codeout,indec);input3:0 indec;output6:0 codeout;reg6:0

2、codeout;always(indec)begincase(indec)4d0:codeout=7b1111110;4d1:codeout=7b0110000;4d2:codeout=7b1101101;4d3:codeout=7b1111001;4d4:codeout=7b0110011;4d5:codeout=7b1011011;4d6:codeout=7b1011111;4d7:codeout=7b1110000;4d8:codeout=7b1111111;4d9:codeout=7b1111011;default:codeout=7b1001111;endcaseendendmodu

3、le2.2 代碼生成原理圖3. 總原理圖4. 實驗仿真波形圖實驗五：集成觸發(fā)器的應(yīng)用1. 原理圖2. 實驗仿真波形圖實驗六：移位寄存器實驗1. 原理圖2. 實驗仿真波形圖實驗七：十進制可逆計數(shù)器1. 十進制可逆計數(shù)器1.1十進制可逆計數(shù)器源代碼module s2014111909(clk,ud,q,co);input clk,ud;output reg 3:0 q;output co;assign co=(q=9)&ud)|(q=0)&(!ud);always (posedge clk)beginif(ud)beginif(q8) q=0;else q=q+1d1;endelsebeginif(q=0) q=4d9;else q=12d2499)begin clk1=clk1; fcnt=0;endelsebegin fcnt=fcnt+1;endendalways(posedge clk1)beginif(pwmcnt=7d99)begin pwmcnt=0;out=0;en

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