1、集成電路設(shè)計(jì)技術(shù)與工具主 要 內(nèi) 容 集成電路簡(jiǎn)介 集成電路材料與器件物理基礎(chǔ) 集成電路制造工藝 集成電路版圖設(shè)計(jì)與工具 集成電路元器件及其SPICE模型 集成電路仿真軟件SPICE 模擬集成電路晶體管級(jí)設(shè)計(jì) 數(shù)字集成電路晶體管級(jí)設(shè)計(jì) 集成電路模塊級(jí)設(shè)計(jì) 集成電路系統(tǒng)級(jí)設(shè)計(jì)簡(jiǎn)介 集成電路封裝 集成電路測(cè)試集成電路設(shè)計(jì)與九天集成電路設(shè)計(jì)與九天EDA工具應(yīng)用工具應(yīng)用第第1章章 集成電路設(shè)計(jì)導(dǎo)論集成電路設(shè)計(jì)導(dǎo)論1.1 集成電路的發(fā)展集成電路的發(fā)展1.2 集成電路的分類(lèi)集成電路的分類(lèi)1.3 集成電路設(shè)計(jì)步驟集成電路設(shè)計(jì)步驟1.4 集成電路設(shè)計(jì)方法集成電路設(shè)計(jì)方法1.5 電子設(shè)計(jì)自動(dòng)化技術(shù)概論電子設(shè)計(jì)自

2、動(dòng)化技術(shù)概論集成電路 Integrated Circuit ，縮寫(xiě)IC 通過(guò)一系列特定的加工工藝，將晶體管、二 極管等有源器件和電阻、電容、電感等無(wú)源 器件，按照一定的電路互連，“集成”在一塊 半導(dǎo)體晶片（如硅或砷化鎵）上，封裝在一 個(gè)外殼內(nèi)，執(zhí)行特定電路或系統(tǒng)功能的一種 器件。 集成電路芯片顯微照片集成電路芯片鍵合各種封裝好的集成電路1.1 集成電路的發(fā)展集成電路的發(fā)展集成電路的歷程集成電路的歷程: :1947-1948年: 世界上第一只晶體三極管面世 1950年: 成功研制出結(jié)型晶體管 1952年: 英國(guó)皇家雷達(dá)研究所第一次提出“集成電路” 的設(shè)想 1958年: 在美國(guó)德州儀器公司工作的J

3、acky Killby制造 出世界上第一塊集成電路雙極型晶體管集成 電路1960年: 世界上成功制造出第一塊MOS集成電路1.1 集成電路的發(fā)展集成電路的發(fā)展 年份1989年1993年1997年2001年特征尺寸1.0m0.6m0.35m0.18m水平標(biāo)志 微米（M）亞微米（SM）深亞微米（DSM）超深亞微米（VDSM）表1 CMOS工藝特征尺寸發(fā)展進(jìn)程 在新技術(shù)的推動(dòng)下，集成電路自發(fā)明以來(lái)四十年，集成電路芯片的集成度每三年翻兩番 ，而加工特征尺寸縮小 倍。 這就是由Intel公司創(chuàng)始人之一Gordon E. Moore博士1965年總結(jié)的規(guī)律，被稱(chēng)為摩爾定律。1.2 集成電路的分類(lèi)集成電路的

4、分類(lèi) 雙極集成電路：主要由雙極晶體管構(gòu)成NPN型雙極集成電路PNP型雙極集成電路金屬-氧化物-半導(dǎo)體(MOS)集成電路：主要由MOS晶體管(單極晶體管)構(gòu)成NMOSPMOSCMOS(互補(bǔ)MOS)雙極-MOS(BiMOS)集成電路：同時(shí)包括雙極和MOS晶體管的集成電路為BiMOS集成電路，綜合了雙極和MOS器件兩者的優(yōu)點(diǎn)，但制作工藝復(fù)雜 集成度：每塊集成電路芯片中包含的元器件數(shù)目類(lèi) 別數(shù)字集成電路模擬集成電路MOS IC雙極ICSSI1021002000300ULSI107109GSI109按晶體管數(shù)目劃分的集成電路規(guī)模 單片集成電路： 它是指電路中所有的元器件都制作在同一塊半導(dǎo)體基片上的集成電

5、路 在半導(dǎo)體集成電路中最常用的半導(dǎo)體材料是硅，除此之外還有GaAs等 混合集成電路： 厚膜集成電路 薄膜集成電路 數(shù)字集成電路數(shù)字集成電路(Digital IC)： 它是指處理數(shù)字信號(hào)的集成電路，即采用二進(jìn)制方式進(jìn)行數(shù)字計(jì)算和邏輯函數(shù)運(yùn)算的一類(lèi)集成電路。 模擬集成電路模擬集成電路(Analog IC)： 它是指處理模擬信號(hào)(連續(xù)變化的信號(hào))的集成電路，通常又可分為線性集成電路和非線性集成電路 ： 線性集成電路：又叫做放大集成電路，如運(yùn)算放大器、電壓比較器、跟隨器等。 非線性集成電路：如振蕩器、定時(shí)器等電路。 數(shù)?；旌霞呻娐窋?shù)模混合集成電路(Digital - Analog IC) ： 例如數(shù)

6、模(D/A)轉(zhuǎn)換器和模數(shù)(A/D)轉(zhuǎn)換器等。v 標(biāo)準(zhǔn)通用集成電路： 通用集成電路是指不同廠家都在同時(shí)生產(chǎn)的用量極大的標(biāo)準(zhǔn)系列產(chǎn)品。這類(lèi)產(chǎn)品往往集成度不高，然而社會(huì)需求量大，通用性強(qiáng)。v 專(zhuān)用集成電路： 根據(jù)某種電子設(shè)備中特定的技術(shù)要求而專(zhuān)門(mén)設(shè)計(jì)的集成電路簡(jiǎn)稱(chēng)ASIC，其特點(diǎn)是集成度較高功能較多，功耗較小，封裝形式多樣。v“自底向上”（Bottom-up） “自底向上”的設(shè)計(jì)路線，即自工藝開(kāi)始，先進(jìn)行單元設(shè)計(jì)，在精心設(shè)計(jì)好各單元后逐步向上進(jìn)行功能塊、子系統(tǒng)設(shè)計(jì)直至最終完成整個(gè)系統(tǒng)設(shè)計(jì)。在模擬IC和較簡(jiǎn)單的數(shù)字IC設(shè)計(jì)中，大多仍采用“自底向上”的設(shè)計(jì)方法 。v“自頂向下”（Top-down） 其設(shè)

7、計(jì)步驟與“自底向上”步驟相反。設(shè)計(jì)者首先進(jìn)行行為 設(shè)計(jì)；其次進(jìn)行結(jié)構(gòu)設(shè)計(jì)；接著把各子單元轉(zhuǎn)換成邏輯圖 或電路圖；最后將電路圖轉(zhuǎn)換成版圖。VLSI數(shù)字IC的設(shè)計(jì)流圖 模擬IC的設(shè)計(jì)流圖 全定制方法（Full-Custom Design Approach） 半定制方法（Semi-Custom Design Approach）全定制IC：硅片沒(méi)有經(jīng)過(guò)加工，其各掩模層都要按特定電路的要求進(jìn)行專(zhuān)門(mén)設(shè)計(jì)適用于要求得到最高速度、最低功耗和最省面積的芯片設(shè)計(jì) 版圖設(shè)計(jì)時(shí)采用人工設(shè)計(jì)，對(duì)每個(gè)器件進(jìn)行優(yōu)化，芯片性能獲得最佳，芯片尺寸最小設(shè)計(jì)周期長(zhǎng)，設(shè)計(jì)成本高，適用于性能要求極高或批量很大的產(chǎn)品，模擬電路一、全定制

8、方法二、半定制方法半定制的設(shè)計(jì)方法分為門(mén)陣列（GA：Gate Array）法和門(mén)海（GS：Sea of Gates）；標(biāo)準(zhǔn)單元（SC: Standard Cell）法；積木塊（BB：Building Block Layout）；可編程邏輯器件（PLD：Programmable Logic Device)設(shè)計(jì)法。門(mén)陣列是指在一個(gè)芯片上把形狀和尺寸完全相同的單元排列成陣列，每個(gè)單元內(nèi)部含有若干器件，單元之間留有高度固定的布線通道。門(mén)海設(shè)計(jì)技術(shù)是把由一對(duì)不共柵的P管和N管組成的基本單元鋪滿(mǎn)整個(gè)芯片（除I/O區(qū)外），基本單元之間無(wú)氧化隔離區(qū)，布線通道不確定，宏單元連線在無(wú)用器件區(qū)上進(jìn)行。 門(mén)陣列法和門(mén)

9、海 門(mén)陣列法設(shè)計(jì)流程圖門(mén)陣列法設(shè)計(jì)流程圖 門(mén)陣列方法的設(shè)計(jì)特點(diǎn)：門(mén)陣列方法的設(shè)計(jì)特點(diǎn)：設(shè)計(jì)周期短，設(shè)計(jì)成本低，適合設(shè)計(jì)適當(dāng)規(guī)模、中等性能、要求設(shè)計(jì)時(shí)間短、數(shù)量相對(duì)較少的電路。不足：設(shè)計(jì)靈活性較低；門(mén)利用率低；芯片面積浪費(fèi)。門(mén)海方法的設(shè)計(jì)特點(diǎn)：門(mén)海方法的設(shè)計(jì)特點(diǎn)：門(mén)利用率高，集成密度大，布線靈活，保證布線布通率。不足：仍有布線通道，增加通道是單元高度的整數(shù)倍，布線通道下的晶體管不可用。 1）標(biāo)準(zhǔn)單元法）標(biāo)準(zhǔn)單元法 概念：概念：從標(biāo)準(zhǔn)單元庫(kù)中調(diào)用事先經(jīng)過(guò)精心設(shè)計(jì)的邏輯單元，并排 列成行，行間留有可調(diào)整的布線通道，再按功能要求將各內(nèi)部單 元以及輸入/輸出單元連接起來(lái)，形成所需的專(zhuān)用電路。 芯片布局：

10、芯片布局：芯片中心是單元區(qū)，輸入/輸出單元和壓焊塊在芯片四 周，基本單元具有等高不等寬的結(jié)構(gòu)，布線通道區(qū)沒(méi)有寬度的限 制，利于實(shí)現(xiàn)優(yōu)化布線。 標(biāo)準(zhǔn)單元法和積木塊法SC法設(shè)計(jì)流程與門(mén)陣列法相似，但有若干基本的不同點(diǎn)：法設(shè)計(jì)流程與門(mén)陣列法相似，但有若干基本的不同點(diǎn)：(1) 在門(mén)陣列法中邏輯圖是轉(zhuǎn)換成門(mén)陣列所具有的單元或宏單元，而標(biāo)準(zhǔn)單元法則轉(zhuǎn)換成標(biāo)準(zhǔn)單元庫(kù)中所具有的標(biāo)準(zhǔn)單元。(2) 門(mén)陣列設(shè)計(jì)時(shí)首先要選定某一種門(mén)復(fù)雜度的基片，因而門(mén)陣列的布局和布線是在最大的門(mén)數(shù)目、最大的壓焊塊數(shù)目、布線通道的間距都確定的前提下進(jìn)行的。標(biāo)準(zhǔn)單元法則不同，它的單元數(shù)、壓焊塊數(shù)取決于具體設(shè)計(jì)的要求，而且布線通道的間距是

11、可變的，當(dāng)布線發(fā)生困難時(shí)，通道間距可以隨時(shí)加大，因而布局和布線是在一種不太受約束的條件下進(jìn)行的。(3) 門(mén)陣列設(shè)計(jì)時(shí)只需要定制部分掩膜版，而標(biāo)準(zhǔn)單元設(shè)計(jì)后需要定制所有的各層掩膜版。與門(mén)陣列法相比，標(biāo)準(zhǔn)單元法有明顯的優(yōu)點(diǎn)：與門(mén)陣列法相比，標(biāo)準(zhǔn)單元法有明顯的優(yōu)點(diǎn)：(1) 芯片面積的利用率比門(mén)陣列法要高。芯片中沒(méi)有無(wú)用的單元，也沒(méi)有無(wú)用的晶體管。(2) 可以保證100的連續(xù)布通率。(3) 單元能根據(jù)設(shè)計(jì)要求臨時(shí)加以特殊設(shè)計(jì)并加入庫(kù)內(nèi)，因而可得到較佳的電路性能。(4) 可以與全定制設(shè)計(jì)法相結(jié)合。在芯片內(nèi)放入經(jīng)編譯得到的宏單元或人工設(shè)計(jì)的功能塊。標(biāo)準(zhǔn)單元法也存在不足：標(biāo)準(zhǔn)單元法也存在不足：(1) 原始投

12、資大：?jiǎn)卧獛?kù)的開(kāi)發(fā)需要投入大量的人力物力；當(dāng)工藝變化時(shí)，單元的修改工作需要付出相當(dāng)大的代價(jià)，因而如何建立一個(gè)在比較長(zhǎng)的時(shí)間內(nèi)能適應(yīng)技術(shù)發(fā)展的單元庫(kù)是一個(gè)突出問(wèn)題。(2) 成本較高：由于掩膜版需要全部定制，芯片的加工也要經(jīng)過(guò)全過(guò)程，因而成本較高。只有芯片產(chǎn)量達(dá)到某一定額(幾萬(wàn)至十幾萬(wàn))，其成本才可接受。 2）積木塊法）積木塊法(BB) 又稱(chēng)通用單元設(shè)計(jì)法。與標(biāo)準(zhǔn)單元不同之處是：第一，它既不要求每個(gè)單元（或稱(chēng)積木塊）等高，也不要求等寬。每個(gè)單元可根據(jù)最合理的情況單獨(dú)進(jìn)行版圖設(shè)計(jì)，因而可獲得最佳性能。設(shè)計(jì)好的單元存入庫(kù)中備調(diào)用。第二，它沒(méi)有統(tǒng)一的布線通道，而是根據(jù)需要加以分配 。通用單元法示意圖 B

13、B單元：?jiǎn)卧?較大規(guī)模的功能塊（如ROM、RAM、ALU或模擬電路單元等），單元可以用GA、SC、PLD或全定制方法設(shè)計(jì)。BBBB布圖特點(diǎn)：布圖特點(diǎn)： 任意形狀的單元（一般為矩形或“L”型）、任意位置、無(wú)布線通道。BB方法特點(diǎn)：方法特點(diǎn)： 較大的設(shè)計(jì)自由度，可以在版圖和性能上得到最佳的優(yōu)化。布圖算法發(fā)展中：布圖算法發(fā)展中： 通道不規(guī)則，連線端口在單元四周，位置不規(guī)則。可編程邏輯器件設(shè)計(jì)可編程邏輯器件設(shè)計(jì)方法概念：概念： 用戶(hù)通過(guò)生產(chǎn)商提供的通用器件自行進(jìn)行現(xiàn)場(chǎng)編程和制造，或者通過(guò)對(duì)“與”、“或”矩陣進(jìn)行掩膜編程，得到所需的專(zhuān)用集成電路器件名“與”矩陣“或”矩陣輸出電路PROM固定可編程固定P

14、LA可編程可編程固定PAL可編程固定固定GAL可編程固定可由用戶(hù)組態(tài)四種簡(jiǎn)單PLD器件的比較 隨著IC集成度的不斷提高，IC規(guī)模越來(lái)越大、復(fù)雜度越來(lái)越高，采用CAD輔助設(shè)計(jì)是必然趨勢(shì) 。第一代IC設(shè)計(jì)CAD工具出現(xiàn)于20世紀(jì)60年代末70年代初，但只能用于芯片的版圖設(shè)計(jì)及版圖設(shè)計(jì)規(guī)則的檢查。第二代CAD系統(tǒng)隨著工作站(Workstation)的推出出現(xiàn)于80年代。其不僅具有圖形處理能力，而且還具有原理圖輸入和模擬能力 。如今CAD工具已進(jìn)入了第三代，稱(chēng)之為EDA系統(tǒng)。其主要標(biāo)志是系統(tǒng)級(jí)設(shè)計(jì)工具的推出和邏輯設(shè)計(jì)工具的廣泛應(yīng)用。 工作站平臺(tái)上的主流工作站平臺(tái)上的主流EDA軟件簡(jiǎn)介軟件簡(jiǎn)介 ：1）C

15、andence EDA軟件軟件Candence公司為IC設(shè)計(jì)者提供了豐富的設(shè)計(jì)工具，包括：數(shù)字系統(tǒng)模擬工具Verilog-XL；電路圖設(shè)計(jì)工具Composer；電路模擬工具Analog Artist；射頻模擬工具Spectre RF；版圖編輯器Virtuoso Layout；布局布線工具Preview；版圖驗(yàn)證工具Dracula等 2）Synopsys EDA軟件軟件 Synopsys公司在EDA業(yè)界以它的綜合工具而稱(chēng)著。Synopsys倡高層設(shè)計(jì)，使用該公司的綜合工具，現(xiàn)今已有八成的ASIC是由高層設(shè)計(jì)的，它支持VHDL全集，允許概念級(jí)驗(yàn)證，可以自動(dòng)生成特定藝的門(mén)級(jí)網(wǎng)表。Synopsys公司

16、2002年合并了Avant！公司之后，擁有了一系列深亞微米ASIC設(shè)計(jì)的專(zhuān)業(yè)化工具，包括優(yōu)秀的模擬工具Hspice，使得底層設(shè)計(jì)能力得到了提升。3）Mentor EDA軟件軟件具有EDA全線產(chǎn)品，包括：設(shè)計(jì)圖輸入；數(shù)字電路設(shè)計(jì)工具；模擬電路分析工具；數(shù)/模混合電路分析工具；邏輯綜合工具；故障分析模擬工具；PCB設(shè)計(jì)；ASIC設(shè)計(jì)與校驗(yàn)；自動(dòng)測(cè)試矢量生成（ATPG）；系統(tǒng)設(shè)計(jì)工具；數(shù)字信號(hào)處理（DSP）工具；FPGA設(shè)計(jì)等。4）Zeni EDA軟件軟件 九天（Zeni）系統(tǒng)是熊貓（Panda）系統(tǒng)的改進(jìn)版。 熊貓系統(tǒng)是我國(guó)在80年代后期自主開(kāi)發(fā)的面向全定制和半定制大規(guī)模集成電路而設(shè)計(jì)的，具有可支

17、持10萬(wàn)元件規(guī)模設(shè)計(jì)能力的大型集成電路計(jì)算機(jī)輔助設(shè)計(jì)系統(tǒng)。 九天（Zeni）系統(tǒng)包含3個(gè)子系統(tǒng)，覆蓋了集成電路設(shè)計(jì)的主要過(guò)程，包括： 基于語(yǔ)言的和基于圖形的設(shè)計(jì)輸入，各個(gè)級(jí)別的設(shè)計(jì)正確性的模擬驗(yàn)證（ZeniVDE）； 交互式的物理版圖設(shè)計(jì)（ZeniPDT）； 版圖正確性驗(yàn)以及CAD數(shù)據(jù)庫(kù) （ZeniVERI）。 Silvaco公司的EDA軟件包括了工藝計(jì)算機(jī)輔助設(shè)計(jì)TCAD（TCAD：Technology Computer Aided Design）和基于PDK（Process Design Kits）的定制IC CAD設(shè)計(jì)流程所需要的所有工具。其中TCAD產(chǎn)品使得器件工程師可以通過(guò)基于物理的仿真來(lái)進(jìn)行設(shè)計(jì)和預(yù)測(cè)半導(dǎo)體器件的制作及性能，具有一個(gè)易于使用、模塊化的平臺(tái)。該產(chǎn)品中的工藝仿真系統(tǒng)Athena提供半導(dǎo)體工藝的仿真，用于