1、 長沙理工大學(xué)計(jì)算機(jī)組成原理課程設(shè)計(jì)報(bào)告 孫林學(xué) 院 計(jì)算機(jī)與通信工程 專 業(yè) 網(wǎng)絡(luò)工程 班 級(jí) 網(wǎng)絡(luò)工程08-02 學(xué) 號(hào) 200858080211 學(xué)生姓名 孫 林 指導(dǎo)教師 張桂平 課程成績 完成日期 2010年12月31日15 孫林 基于VHDL的卷積碼編碼器的設(shè)計(jì) 第 15頁 共15頁課程設(shè)計(jì)任務(wù)書計(jì)算機(jī)與通信工程學(xué)院 網(wǎng)絡(luò)工程專業(yè) 課程名稱計(jì)算機(jī)組成原理課程設(shè)計(jì)時(shí)間20102011學(xué)年第一學(xué)期1718周學(xué)生姓名孫林指導(dǎo)老師張桂平題 目基于VHDL的卷積碼編碼器的實(shí)現(xiàn)主要內(nèi)容：（1）本設(shè)計(jì)首先介紹了卷積碼研究的背景和意義并展現(xiàn)了國內(nèi)的現(xiàn)狀；其次介紹了VHDL語言的發(fā)展和特點(diǎn)及其仿真環(huán)

2、境，然后對卷積碼編碼的基本概念和基本原理以及卷積碼編碼器進(jìn)行了詳細(xì)的介紹。最后利用VHDL語言在MAX+PLUS II環(huán)境下，給出了卷積碼編碼設(shè)計(jì)程序并繪制了仿真波形圖。在程序設(shè)計(jì)上采用了一些宏定義等處理方法,可以提升運(yùn)算速度,是一種軟件方法的前向糾錯(cuò)編碼技術(shù)。（2）文章首先對卷積碼的概述及演進(jìn)過程進(jìn)行了簡單介紹，接著對卷積碼編碼設(shè)計(jì)程序繪制出了仿真波形圖。并對未來無線通信技術(shù)的發(fā)展趨勢做了預(yù)測與分析。要求：（1）通過對相應(yīng)文獻(xiàn)的收集、分析以及總結(jié)，給出相應(yīng)課題的背景、意義及現(xiàn)狀研究分析。（2）通過課題設(shè)計(jì)，掌握計(jì)算機(jī)組成原理的分析方法和設(shè)計(jì)方法。（3）學(xué)按要求編寫課程設(shè)計(jì)報(bào)告書，能正確闡述設(shè)

3、計(jì)和實(shí)驗(yàn)結(jié)果。（4）學(xué)生應(yīng)抱著嚴(yán)謹(jǐn)認(rèn)真的態(tài)度積極投入到課程設(shè)計(jì)過程中，認(rèn)真查閱相應(yīng)文獻(xiàn)以及實(shí)現(xiàn)，給出個(gè)人分析、設(shè)計(jì)以及實(shí)現(xiàn)。應(yīng)當(dāng)提交的文件：（1）課程設(shè)計(jì)報(bào)告。（2）課程設(shè)計(jì)附件（主要是源程序）。課程設(shè)計(jì)成績評定學(xué) 院 計(jì)算機(jī)通信工程 專 業(yè) 網(wǎng)絡(luò)工程 班 級(jí) 網(wǎng)絡(luò)08-02 班 學(xué) 號(hào) 200858080211 學(xué)生姓名 孫林 指導(dǎo)教師 張桂平 課程成績 完成日期 2010年12月31日指導(dǎo)教師對學(xué)生在課程設(shè)計(jì)中的評價(jià)評分項(xiàng)目優(yōu)良中及格不及格課程設(shè)計(jì)中的創(chuàng)造性成果學(xué)生掌握課程內(nèi)容的程度課程設(shè)計(jì)完成情況課程設(shè)計(jì)動(dòng)手能力文字表達(dá)學(xué)習(xí)態(tài)度規(guī)范要求課程設(shè)計(jì)論文的質(zhì)量指導(dǎo)教師對課程設(shè)計(jì)的評定意見綜合成

4、績 指導(dǎo)教師簽字 年 月 日基于VHDL的卷積碼編碼器的實(shí)現(xiàn)學(xué)生：孫林 指導(dǎo)老師：張桂平 摘要：本設(shè)計(jì)首先介紹了卷積碼研究的背景和意義并展現(xiàn)了國內(nèi)的現(xiàn)狀；其次介紹了VHDL語言的發(fā)展和特點(diǎn)及其仿真環(huán)境，然后對卷積碼編碼的基本概念和基本原理以及卷積碼編碼器進(jìn)行了詳細(xì)的介紹。最后利用VHDL語言在MAX+PLUS II環(huán)境下，給出了卷積碼編碼設(shè)計(jì)程序并繪制了仿真波形圖。在程序設(shè)計(jì)上采用了一些宏定義等處理方法,可以提升運(yùn)算速度,是一種軟件方法的前向糾錯(cuò)編碼技術(shù)。文章首先對卷積碼的概述及演進(jìn)過程進(jìn)行了簡單介紹，接著對卷積碼編碼設(shè)計(jì)程序繪制出了仿真波形圖。并對未來無線通信技術(shù)的發(fā)展趨勢做了預(yù)測與分析。關(guān)

5、鍵詞：VHDL、卷積碼、程序設(shè)計(jì)、仿真目 錄1 引 言61.1論文選題背景62  VHDL語言概述72.1什么是VHDL語言72.2 VHDL語言的特點(diǎn)72.3應(yīng)用VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)83 卷積碼的概述83.1卷積碼的狀態(tài)圖83.2卷積碼的編碼的基本原理94 基于VHDL的卷積編譯碼器的設(shè)計(jì)104.1引言104.2編碼器設(shè)計(jì)以及仿真圖105 總結(jié)135.1結(jié)論與前景分析13致謝14參考文獻(xiàn)151 引 言1.1論文選題背景現(xiàn)代數(shù)字通信有兩個(gè)基本的理論基礎(chǔ),即信息論和糾錯(cuò)編碼理論,它們幾乎是同時(shí)在第二次世界大戰(zhàn)結(jié)束后不久誕生的。前者首先由Shannon以他的不朽名著“通信的數(shù)學(xué)理論

6、”為標(biāo)志建立起來的,而后者則以Hamming的經(jīng)典著作“糾錯(cuò)和檢錯(cuò)編碼”為代表。Shannon信息論主要討論信息的度量,以及對于信息表示和信息傳輸?shù)幕鞠拗?。信道編碼定理告訴我們,只要信息傳輸速率小于信道容量,則信息傳輸可以以任何小的錯(cuò)誤概率進(jìn)行。但是,Shannon信息論并沒有告訴我們?nèi)绾稳?shí)現(xiàn)這一點(diǎn)。Hanmming提出的糾錯(cuò)編碼理論正是為了解決這個(gè)問題。科學(xué)技術(shù)的發(fā)展使人類跨入了高度發(fā)展的信息化時(shí)代。在政治、軍事、經(jīng)濟(jì)等各個(gè)領(lǐng)域，信息的重要性不言而喻，有關(guān)信息理論的研究正越來越受到重視。20世紀(jì)50年代信息論在學(xué)術(shù)界引起了巨大的反響。20世紀(jì)60年代信道編碼技術(shù)有了較大進(jìn)展，成為信息論的

7、又一重要分支。信道編碼技術(shù)把代數(shù)方法引入到糾錯(cuò)碼的研究，使分組碼技術(shù)的發(fā)展到了高峰，找到了大量可糾正多個(gè)錯(cuò)誤的碼，而且提出了可實(shí)現(xiàn)的譯碼方法。20世紀(jì)70年代卷積碼和概率譯碼有了重大突破，提出了序列譯碼和Viterbi譯碼方法，并被美國衛(wèi)星通信系統(tǒng)采用。信道編碼器的作用是在信源編碼器輸出的代碼組上有目的地增加一些監(jiān)督碼元，使之具有檢錯(cuò)或糾錯(cuò)能力。信道譯碼器具有檢錯(cuò)或糾錯(cuò)的功能，它能將落在其檢錯(cuò)或糾錯(cuò)范圍內(nèi)的錯(cuò)傳碼元檢測出來并加以糾正 ，以提高傳輸消息的可靠性。1955年埃里斯(Elias)最早提出的卷積碼使信道編碼既簡單又具有高性能。1967年維特比(Viterbi)提出了最大似然譯碼，它對存

8、儲(chǔ)器級(jí)數(shù)較小的卷積碼的譯碼很容易實(shí)現(xiàn)，人們后來稱它為維特比算法或維特比譯碼，并被廣泛地應(yīng)用于現(xiàn)代科技中。2 VHDL語言概述2.1什么是VHDL語言VHDL的英文全名是Very-High-Speed Integrated Circuit HardwareDescription Language,誕生于1982年。1987年底，VHDL被IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE-1076（簡稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和VHDL接口。此后VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了

9、原有的非標(biāo)準(zhǔn)的硬件描述語言。1993年，IEEE對VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的1076-1993版本，（簡稱93版）?，F(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言。有專家認(rèn)為，在新的世紀(jì)中，VHDL于Verilog語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。2.2 VHDL語言的特點(diǎn)VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)

10、算機(jī)高級(jí)語言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可是部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。應(yīng)用VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的。 2.3 應(yīng)用VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn) （1）與其他的硬件描述語言相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上

11、描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。 （2）VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對設(shè)計(jì)進(jìn)行仿真模擬。 （3）VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。（4）對于用VHDL完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。 （5）VHDL對設(shè)計(jì)的描述具有相對獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。3 基

12、卷積碼的概述3.1卷積碼的狀態(tài)圖將編碼器寄存器中的內(nèi)容組合（x（n-1）、x（n-2）定義為編碼器狀態(tài)。以所舉的例子(2，1，2)為例，則該編碼器的狀態(tài)有四種：00，10，01和11，下面分別用a，b，c，d來代替 。編碼器在每一個(gè)時(shí)鐘沿打入一個(gè)輸入信息x（n），因此圖示寄存器組合內(nèi)容就變?yōu)椋▁（n），x（n-1）即狀態(tài)發(fā)生了轉(zhuǎn)移，并同時(shí)輸出G0（n）、G1（n）。由此我們可以將圖所示編碼過程用右圖所示的狀態(tài)圖表示。 3.2卷積碼的編碼的基本原理卷積碼的編碼器是由一個(gè)有k個(gè)輸入端、n個(gè)輸出端、m節(jié)移位寄存器所構(gòu)成的有限狀態(tài)的有記憶系統(tǒng)，通常稱它為時(shí)序網(wǎng)絡(luò)。描述這類時(shí)序網(wǎng)絡(luò)的方法很多，大致可分為

13、兩大類型：解析表示法與圖形表示法。解析法又可分為離散卷積法、生成矩陣法、碼多項(xiàng)式法等；描述卷積碼編譯碼的過程，可以用不同的描述方法，如矩陣法、碼樹法、狀態(tài)圖法和籬狀圖法等。采用何種方法描述卷積碼的編碼器，與其譯碼方法有很大關(guān)系。例如，在代數(shù)譯碼時(shí)，用矩陣法對譯碼原理的敘述和理解較方便。而借助樹碼和網(wǎng)格圖能更為清晰地分析和了解概率譯碼的過程和碼的性能。類似(n,k)線性分組碼，卷積碼也用生成矩陣和監(jiān)督矩陣來描述。卷積碼編碼器在一段時(shí)間內(nèi)輸出的n位碼，不僅與本段時(shí)間內(nèi)的k位信息位有關(guān)，而且還與前面m段規(guī)定時(shí)間內(nèi)的信息位有關(guān)，這里的mN-1通常用（n，k，m）表示卷積碼（注意：有些文獻(xiàn)中也用（n，k

14、，N）來表示卷積碼）。上圖就是一個(gè)卷積碼的編碼器，該卷積碼的n = 2，k = 1，m = 2，因此，它的約束長度nN = n×(m+1) = 2×3 = 6。在圖8-8中，與為移位寄存器，它們的起始狀態(tài)均為零。、與、之間的關(guān)系如下：    假如輸入的信息為D = 11010，為了使信息D全部通過移位寄存器，還必須在信息位后面加3個(gè)零。下圖列出了對信息D進(jìn)行卷積編碼時(shí)的狀態(tài)。 4 基于VHDL的卷積編譯碼器的設(shè)計(jì)4.1 引言目前，VHDL 語言已成為EDA 領(lǐng)域首選的硬件設(shè)計(jì)語言，越來越多的數(shù)字系統(tǒng)設(shè)計(jì)使用VHDL 語言來完成。原因是

15、通過VHDL 描述的硬件系統(tǒng)“軟核”便于存檔，程序模塊的移植和ASIC 設(shè)計(jì)源程序的交付更為方便。因此，他在IP核的應(yīng)用等方面擔(dān)任著不可或缺的角色。在某擴(kuò)頻通信系統(tǒng)中，我們使用VHDL 語言設(shè)計(jì)了(2,1,6)卷積碼編解碼器，并經(jīng)過了在FPGA 芯片上的驗(yàn)證實(shí)驗(yàn)。數(shù)字信息在有噪信道中傳輸時(shí)，會(huì)受到噪聲干擾的影響，誤碼總是不可避免的。為了在已知信噪比的情況下達(dá)到一定的誤碼率指標(biāo)，在合理設(shè)計(jì)基帶信號(hào)，選擇調(diào)制，解調(diào)方式，并采用頻域均衡或時(shí)域均衡措施的基礎(chǔ)上，還應(yīng)采用差錯(cuò)控制編碼等信道編碼技術(shù)，使誤碼率進(jìn)一步降低。卷積碼和分組碼是差錯(cuò)控制編碼的兩種主要形式，在編碼器復(fù)雜度相同的情況下，卷積碼的性能優(yōu)

16、于分組碼，因此卷積碼幾乎被應(yīng)用在所有無線通信的標(biāo)準(zhǔn)之中，如：GSM，IS-95和CDMA2000的標(biāo)準(zhǔn)中。4.2 引言LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY bianma IS  PORT(datian:IN STD_LOGIC;    clk,clr:IN STD_LOGIC;               dataout : OUT STD

17、_LOGIC); END bianma; ARCHITECTURE behave OF bianma ISCOMPONENT cff2                  PORT ( d,clk,clr:IN STD_LOGIC; q : BUFFER STD_LOGIC ) ; END COMPONENT; COMPONENT xort4        &

18、#160;               PORT ( a,b,c,d : IN STD_LOGIC ; q : OUT STD_LOGIC ) ; END COMPONENT ; COMPONENT Shift6                    

19、0;  PORT ( a : IN STD_LOGIC ; clk,clr : IN STD_LOGIC ; bl , b2 , b3 , b4 : OUT STD_LOGIC ) ; END COMPONENT ; COMPONENT                   PORT ( a , b : IN STD_LOGIC ; s : IN STD_LOGIC ; y : OUT STD_LO

20、GIC ) ; END COMPONENT ; SIGNAL a,q,dl , d2 , d3 , d4 , t : STD_LOGIC ; BEGIN cffxl : Shift6 PORT MAP ( a , clk , clr , dl , d2, d3 , d4 ) ;cffx2 : xort4 PORT MAP ( dl , d2 , d3 , d4 , t ) ; cffx3 : switch21 PORT MAP ( a , t , clk , q ) ; END behave ; LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY s

21、hift6 ISPORT(a,clk:IN STD_LOGIC;    b1,b2,b3,b4:OUT STD_LOGIC);END shift6;ARCHITECTURE gen-shift6 OF shift6 IS COMPONTENT dff  PORT(d,clk:IN STD_LOGIC;    q1,q2,q3,q4:OUT STD_LOGIC);END COMPONTENT;SIGNAL z : STD_LOGIC_VECTOR(0to4);BEGIN z(0

22、)<=a; g1:FOR i IN 0 TO 5 GENERATE   dffx:dff PORT MAP(z(i),clk,z(i+1); END GENERATE; b<=z(6);END gen_shift6;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY xort4 ISPORT(d1,d2,d3.d4:IN STD_LOGIC;    t:OUT STD_LOGIC);END xort4;ARCHITECTURE xort4_

23、1 OF xort4 IS BEGINt<=d1XORd2XORd3XORd4;END xort4_1;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY switch21 ISPORT(a,t,clk:IN STD_LOGIC;   q:OUT STD_LOGIC);END switch21;卷積編碼器VHDL仿真波形下圖所示。仿真前設(shè)置輸入信息序列datain=“1111”，速率為32bit/s，對應(yīng)時(shí)鐘為31.25s。仿真結(jié)果表明，卷積編碼輸出dataout=“11111010010000000001”，相應(yīng)速率為64bit/s，與理論分析結(jié)果一致。 卷積編碼器仿真波形5 總結(jié)科學(xué)技術(shù)的發(fā)展使人類跨入了高度發(fā)展的信息化時(shí)代。在政治、軍事、經(jīng)濟(jì)等各個(gè)領(lǐng)域，信息的重要性不言而喻，有關(guān)卷積碼的研究將越來越受到重視。在編寫程序的過程中，我深入學(xué)習(xí)了VHDL語言的仿真及應(yīng)用環(huán)境，掌握了操作的基本過程與步驟，并能用VHDL語言進(jìn)行編程及仿真，結(jié)合VHDL語言，充分了解到卷積碼編譯碼器的原理和應(yīng)用。經(jīng)過三個(gè)多月的設(shè)計(jì)