1、數(shù)字電路數(shù)字電路第第3章章 常用組合邏輯電路及常用組合邏輯電路及MSI組合電路模塊的應(yīng)用組合電路模塊的應(yīng)用學(xué)習(xí)要點：學(xué)習(xí)要點： 加法器、編碼器、譯碼器等中規(guī)模集成電路的邏輯功能和使用方法 基于中規(guī)模集成電路的組合邏輯電路設(shè)計第第3章章 常用組合邏輯電路及常用組合邏輯電路及MSI組合電路模塊的應(yīng)用組合電路模塊的應(yīng)用編碼器編碼器實現(xiàn)編碼操作的電路稱為編碼器。輸入輸 出Y2 Y1 Y0I0I1I2I3I4I5I6I70 0 00 0 10 1 00 1 11 0 01 0 11 0 01 1 1（一）（一） 二進制編碼器二進制編碼器1、3位二進制編碼器位二進制編碼器輸輸入入8個互斥的信號個互斥的信號

2、輸輸出出3位二進制代碼位二進制代碼真真值值表表753175310763276321765476542IIIIIIIIYIIIIIIIIYIIIIIIIIYI7I6I5I4 I3I2 I1 I0Y2 Y1 Y0I7I6I5I4 I3I2 I1 I0Y2 Y1 Y0(a) 由或門構(gòu)成(b) 由與非門構(gòu)成111&邏邏輯輯表表達達式式邏輯圖邏輯圖2、3位二進制優(yōu)先編碼器位二進制優(yōu)先編碼器在優(yōu)先編碼器中優(yōu)先級別高的信號排斥級別低的，即具有單方面排斥的特性。輸 入I7 I6 I5 I4 I3 I2 I1 I0輸 出Y2 Y1 Y010 10 0 10 0 0 1 0 0 0 0 1 0 0 0 0

3、 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 11 1 11 1 01 0 11 0 00 1 10 1 00 0 10 0 0設(shè)I7的優(yōu)先級別最高，I6次之，依此類推，I0最低。真真值值表表12463465671234567345675677024534567234567345676771456745675676772IIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIY邏輯表達式邏輯表達式邏輯圖邏輯圖111111&1&Y2 Y1 Y0I7 I6 I5 I4 I3 I2 I1 I0

4、8線線-3線線優(yōu)優(yōu)先先編編碼碼器器如果要求輸出、輸入均為反變量，則只要在圖中的每一個輸出端和輸入端都加上反相器就可以了。2、集成、集成3位二進制優(yōu)先編碼器位二進制優(yōu)先編碼器VCC YS YEX I3 I2 I1 I0 Y0I4 I5 I6 I7 ST Y2 Y1 GND 16 15 14 13 12 11 10 974LS148 1 2 3 4 5 6 7 8 Y2 Y1 Y0 YS YEXST I7 I6 I5 I4 I3 I2 I1 I0 6 7 9 15 1474LS148 5 4 3 2 1 13 12 11 10(a) 引腳排列圖(b) 邏輯功能示意圖ST為使能輸入端，低電平有效。Y

5、S為使能輸出端，通常接至低位芯片的端。YS和ST配合可以實現(xiàn)多級編碼器之間的優(yōu)先級別的控制。YEX為擴展輸出端，是控制標志。 YEX 0表示是編碼輸出； YEX 1表示不是編碼輸出。集成集成3 3位二進制優(yōu)先編碼器位二進制優(yōu)先編碼器74LS14874LS148輸 入輸 出ST01234567 IIIIIIII012 YYYEXYSY10000000001 1 1 1 1 1 1 1 0 1 0 1 1 0 1 1 1 0 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 01 1 11 1 10 0 00 0 10 1 00 1 11 0 01

6、 0 11 1 01 1 11 11 00 10 10 10 10 10 10 10 1集成集成3 3位二進制優(yōu)先編碼器位二進制優(yōu)先編碼器74LS14874LS148的真值表的真值表輸輸入入：邏輯：邏輯0(0(低電平）有效低電平）有效輸輸出出：邏輯：邏輯0(0(低電平）有效低電平）有效 Y0 Y1 Y2 Y3 YEX Y0 Y1 Y2 YEXYS 低位片 ST I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 YEXYS 高位片 ST I0 I1 I2 I3 I4 I5 I6 I7I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11 I12 I13 I14

7、 I15&集成集成3 3位二進制優(yōu)先編碼器位二進制優(yōu)先編碼器74LS14874LS148的級聯(lián)的級聯(lián)16線線-4線優(yōu)先編碼器線優(yōu)先編碼器優(yōu)先級別從015 II遞降輸 入I輸 出Y3 Y2 Y1 Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1（二）（二） 二二-十進制編碼器十進制編碼器1、8421 BCD碼編碼器碼編碼器輸輸入入10個互斥的數(shù)碼個互斥的數(shù)碼輸輸出出4位二進制代碼位二進制代碼真真

8、值值表表9753197531076327632176547654298983IIIIIIIIIIYIIIIIIIIYIIIIIIIIYIIIIY邏輯表達式邏輯表達式I9 I8 I7I6I5I4 I3I2 I1 I0Y3 Y2 Y1 Y0(a) 由或門構(gòu)成1111I9 I8 I7I6I5I4 I3I2 I1 I0(b) 由與非門構(gòu)成Y3 Y2 Y1 Y0&邏輯圖邏輯圖I9 I8 I7 I6 I5 I4 I3 I2 I1 I0Y3 Y2 Y1 Y01 0 1 0 0 1 0 0 0 10 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0

9、 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 11 0 0 11 0 0 00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 10 0 1 00 0 0 10 0 0 02、8421 BCD碼優(yōu)先編碼器碼優(yōu)先編碼器真值表真值表優(yōu)先級別從 I9至 I0遞降邏輯表達式邏輯表達式124683468568789123456789345678956789789902458934589689789234567893456789678978914895896897894567895678967897892898993IIIIIIIIIIIIIIIIIIIIIIIII

10、IIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIY邏輯圖邏輯圖11111111 I9 I8 I7 I6 I5 I4 I3 I2 I1 I0 Y3 Y2 Y1 Y01 &1 &1&1在每一個輸入端和輸出端都加上反相器，便可得到輸入和輸出均為反變量的 8421 BCD 碼優(yōu)先編碼器。10線-4線優(yōu)先編碼器 16 15 14 13 12 11 10 974LS147 1 2 3 4 5 6 7 8VCC NC Y3 I3 I2 I1 I9 Y0

11、I4 I5 I6 I7 I8 Y2 Y1 GND3、集成、集成10線線-4線優(yōu)先編碼器線優(yōu)先編碼器輸入端和輸出端都是低電平有效本節(jié)小結(jié)用二進制代碼表示特定對象的過程用二進制代碼表示特定對象的過程稱為編碼；實現(xiàn)編碼操作的電路稱為稱為編碼；實現(xiàn)編碼操作的電路稱為編碼器。編碼器。編碼器分二進制編碼器和十進制編編碼器分二進制編碼器和十進制編碼器，各種譯碼器的工作原理類似，碼器，各種譯碼器的工作原理類似，設(shè)計方法也相同。集成二進制編碼器設(shè)計方法也相同。集成二進制編碼器和集成十進制編碼器均采用優(yōu)先編碼和集成十進制編碼器均采用優(yōu)先編碼方案。方案。譯碼器譯碼器譯碼器就是把一種代碼轉(zhuǎn)換為另一種代碼的電路。把代碼

12、狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實現(xiàn)譯碼操作的電路稱為譯碼器。(一一) 二進制譯碼器二進制譯碼器設(shè)二進制譯碼器的輸入端為n個，則輸出端為2n個，且對應(yīng)于輸入代碼的每一種狀態(tài)，2n個輸出中只有一個為1（或為0），其余全為0（或為1）。二進制譯碼器可以譯出輸入變量的全部狀態(tài)，故又稱為變量譯碼器。1、3位二進制譯碼器位二進制譯碼器A2 A1 A0Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y70 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 0 0 0 0 0 00 1 0 0 0 0 0 00 0 1 0 0 0 0 00 0 0 1 0 0 0 00 0

13、 0 0 1 0 0 00 0 0 0 0 1 0 00 0 0 0 0 0 1 00 0 0 0 0 0 0 1真值表真值表輸輸入入：3位二進制代碼位二進制代碼輸輸出出：8個互斥的信號個互斥的信號01270126012501240123012201210120AAAYAAAYAAAYAAAYAAAYAAAYAAAYAAAY&111 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0邏輯表達式邏輯表達式邏輯圖邏輯圖電路特點電路特點：與門組成的陣列：與門組成的陣列3 線-8 線譯碼器2、集成二進制譯碼器、集成二進制譯碼器74LS138 16 15 14 13 12 11 1

14、0 974LS138 1 2 3 4 5 6 7 8VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6A0 A1 A2 G2A G2B G1 Y7 GND74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 G2A G2B G1Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 STB STC STA(a) 引腳排列圖(b) 邏輯功能示意圖A2、A1、A0為二進制譯碼輸入端， 為譯碼輸出端（低電平有效），G1、 、為選通控制端。當G11、 時，譯碼器處于工作狀態(tài)；當G10、時，譯碼器處于禁止狀態(tài)。07YYAG2BG2022BAGG122BAGG真值表真值表輸 入

15、使 能選 擇輸 出G1 2GA2 A1 A001234567 YYYYYYYY 1 0 1 01 01 01 01 01 01 01 00 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 01 1 1 1 1 1 0 11 1 1 1 1 0 1 11 1 1 1 0 1 1 11 1 1 0 1 1 1 11 1 0 1 1 1 1 11 0 1 1 1 1 1 10 1 1 1 1 1 1 1輸輸入入：自然二進制碼：自然二進制碼輸輸出出：低電平有效：低電平有效BAGGG222

16、Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10Y11 Y12 Y13 Y14 Y15使能譯碼輸出 A0A1A2 A3 “1”譯碼輸入 A0A1A2 STA STB STC低位片 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0A1A2 STA STB STC 高位片 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y73、74LS138的級聯(lián)的級聯(lián)4 線-16 線譯碼器二-十進制譯碼器的輸入是十進制數(shù)的4位二進制編碼（BCD碼），分別用A3、A2、A1、A0表示；輸出的是與10個十進制數(shù)字相對應(yīng)的10個信號，用Y9Y0表示。由于二-十進制譯碼器有4根輸入線，10根輸出線，所以

17、又稱為4線-10線譯碼器。（二）（二） 二二-十進制譯碼器十進制譯碼器1、8421 BCD碼譯碼器碼譯碼器把二-十進制代碼翻譯成10個十進制數(shù)字信號的電路，稱為二-十進制譯碼器。A3 A2 A1 A0Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 0 0 0 0 0 0 10 0 0 0 0 0 0 0 1 00 0 0 0 0 0 0 1 0 00 0 0 0 0 0 1 0 0 00 0 0 0 0 1 0 0 0 00 0 0

18、0 1 0 0 0 0 00 0 0 1 0 0 0 0 0 00 0 1 0 0 0 0 0 0 00 1 0 0 0 0 0 0 0 01 0 0 0 0 0 0 0 0 0真值表真值表01239012380123701236012350123401233012320123101230 AAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAY A0 A1 A2 A3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y91111&邏輯表達式邏輯表達式邏輯圖邏輯圖采用完全譯碼方案 A0 A1 A2 A3 Y0 Y1 Y2 Y3

19、 Y4 Y5 Y6 Y7 Y8 Y91111&將與門換成與非門，則輸出為反變量，即為低電平有效。、集成、集成8421 BCD碼碼譯碼器譯碼器74LS42 16 15 14 13 12 11 10 974LS42 1 2 3 4 5 6 7 8VCC A0 A1 A2 A3 Y9 Y8 Y7Y0 Y1 Y2 Y3 Y4 Y5 Y6 GND 74LS42 A0 A1 A2 A3Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9A0 A1 A2 A3(a) 引腳排列圖(b) 邏輯功能示意圖輸出為反變量，即為低電平有效，并且采用

20、完全譯碼方案。abcdefgh a b c d a f b e f g h g e c d(a) 外形圖(b) 共陰極(c) 共陽極+VCCabcdefgh（三）（三） 顯示譯碼器顯示譯碼器1、數(shù)碼顯示器、數(shù)碼顯示器用來驅(qū)動各種顯示器件，從而將用二進制代碼表示的數(shù)字、文字、符號翻譯成人們習(xí)慣的形式直觀地顯示出來的電路，稱為顯示譯碼器。b=c=f=g=1，a=d=e=0時時c=d=e=f=g=1，a=b=0時時共陰極共陰極2、顯示譯碼器、顯示譯碼器真值表僅適用于共陰極真值表僅適用于共陰極LED真值表真值表邏輯表達式邏輯表達式121201302120130102012120102012010120

21、201023AAAAAAAgAAAAAAAfAAAAeAAAAAAAAAdAAAcAAAAAbAAAAAAAa邏輯圖邏輯圖a b c d e f g A3 A2 A1 A01111&7653174211)7 , 6 , 5 , 3(),()7 , 4 , 2 , 1 (),(mmmmmCBACmmmmmCBASiiiiiiii（四）（四） 譯碼器的應(yīng)用譯碼器的應(yīng)用1、用二進制譯碼器實現(xiàn)邏輯函數(shù)、用二進制譯碼器實現(xiàn)邏輯函數(shù)&AiBiCi-1 1SiCiA0 Y0A1 Y1A2 Y2 Y3 Y4STA Y5STB Y6STC Y774LS138畫出用二進制譯碼器和與非門實現(xiàn)這些函數(shù)

22、的接線圖。畫出用二進制譯碼器和與非門實現(xiàn)這些函數(shù)的接線圖。寫出函數(shù)的標準與或表達式，并變換為與非寫出函數(shù)的標準與或表達式，并變換為與非-與非形式。與非形式。2、用二進制譯碼器實現(xiàn)碼制變換、用二進制譯碼器實現(xiàn)碼制變換Y0A0Y1Y2A1Y3Y4A2Y5Y6A3 Y7Y8Y9 Y10 Y11 Y12 Y13 Y14 Y15十十進進制制碼碼8421碼碼Y0A0Y1Y2A1Y3Y4A2Y5Y6A3 Y7Y8Y9 Y10 Y11 Y12 Y13 Y14 Y15十十進進制制碼碼余余3碼碼Y0A0Y1Y2A1Y3Y4A2Y5Y6A3 Y7Y8Y9 Y10 Y11 Y12 Y13 Y14 Y15十十進進制制碼

23、碼2421碼碼本節(jié)小結(jié)把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實現(xiàn)譯碼操作的電路稱為譯碼器。實際上譯碼，實現(xiàn)譯碼操作的電路稱為譯碼器。實際上譯碼器就是把一種代碼轉(zhuǎn)換為另一種代碼的電路。碼器就是把一種代碼轉(zhuǎn)換為另一種代碼的電路。譯碼器分二進制譯碼器、十進制譯碼器及字符譯碼器分二進制譯碼器、十進制譯碼器及字符顯示譯碼器，各種譯碼器的工作原理類似，設(shè)計顯示譯碼器，各種譯碼器的工作原理類似，設(shè)計方法也相同。方法也相同。二進制譯碼器能產(chǎn)生輸入變量的全部最小項，二進制譯碼器能產(chǎn)生輸入變量的全部最小項，而任一組合邏輯函數(shù)總能表示成最小項之和的形而任一組合邏輯函數(shù)總

24、能表示成最小項之和的形式，所以，由二進制譯碼器加上或門即可實現(xiàn)任式，所以，由二進制譯碼器加上或門即可實現(xiàn)任何組合邏輯函數(shù)。此外，用何組合邏輯函數(shù)。此外，用4 4線線-16-16線譯碼器還可線譯碼器還可實現(xiàn)實現(xiàn)BCDBCD碼到十進制碼的變換。碼到十進制碼的變換。加法器加法器1、半加器、半加器（一）（一） 半加器和全加器半加器和全加器能對兩個1位二進制數(shù)進行相加而求得和及進位的邏輯電路稱為半加器。半加器真值表Ai BiSi Ci0 00 11 01 10 01 01 00 1iiiiiiiiiiBACBABABAS=1&AiBiSiCiAiBiSiCiCO半加器符號半加器電路圖加數(shù)本位的和

25、向高位的進位1、全加器、全加器能對兩個1位二進制數(shù)進行相加并考慮低位來的進位，即相當于3個1位二進制數(shù)相加，求得和及進位的邏輯電路稱為全加器。Ai Bi Ci-1Si Ci0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 1 AiBiCi-1000111100010111010 Si的卡諾圖 AiBiCi-1000111100001010111 Ci的卡諾圖17421iiiiCBAmmmmSiiiiiiiiBACBABAmmC153)(Ai、Bi：加數(shù)， Ci-1：低位來的進位，Si：本位的和， Ci：向高位的進位。i

26、iiiiiiiiiiiiiiiiiiiiiBACBABACBABABACBACBABAmmC111153)()(全加器的邏輯圖和邏輯符號全加器的邏輯圖和邏輯符號=1&AiBiCi-1SiCi (a) 邏輯圖 (c) 國標符號AiBiCi-1SiCiAiBiCi-1SiCi(b) 曾用符號CI CO&FA=1111111111117421)()()()(iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiCBACBACBACBCBACBCBACBACBACBACBAmmmmS11iiiiiiiCBCABAC 用與門和或門實現(xiàn)用與門和或門實現(xiàn)1111iiiiiiiiii

27、iiiCBACBACBACBAS Si Ci111 Ai Bi Ci-1& 用與或非門實現(xiàn)用與或非門實現(xiàn) AiBiCi-1000111100010111010 Si的卡諾圖 AiBiCi-1000111100001010111 Ci的卡諾圖1111iiiiiiiiiiiiiCBACBACBACBAS11iiiiiiiCBCABAC先求Si和Ci。為此，合并值為0的最小項。再取反，得：1111iiiiiiiiiiiiiiCBACBACBACBASS11iiiiiiiiCBCABACCCiSi & 1 & 1AiBiCi-11111111iiiiiiiiiiiiiCBACB

28、ACBACBAS11iiiiiiiCBCABAC實現(xiàn)多位二進制數(shù)相加的電路稱為加法器。1、串行進位加法器、串行進位加法器（二）（二） 加法器加法器：把n位全加器串聯(lián)起來，低位全加器的進位輸出連接到相鄰的高位全加器的進位輸入。 C3 S3 C2 S2 C1 S1 C0 S0C0-1A3 B3 A2 B2 A1 B1 A0 B0COCOCOCOCICICICI：進位信號是由低位向高位逐級傳遞的，速度不高。2、并行進位加法器（超前進位加法器）、并行進位加法器（超前進位加法器） iiiBAG iiiBAP進位生成項進位生成項進位傳遞條件進位傳遞條件11)(iiiiiiiiiCPGCBABAC進位表達式

29、進位表達式1001230123123233233323310012012122122212210010110111011100001000CPPPPGPPPGPPGPGCPGCCPSCPPPGPPGPGCPGCCPSCPPGPGCPGCCPSCPGCCPS11iiiiiiCPCBAS和表達式和表達式4位超前進位加位超前進位加法器遞推公式法器遞推公式S0S1S2S3C3C0-1A0B0A1B1A2B2A3B3=1&1P0G0P1G1P2G2P3G311=1&=1&C0C1C21&=1=1=1=1&=1& 16 15 14 13 12 11 10 9

30、74LS283 1 2 3 4 5 6 7 8VCC B2 A2 S2 B3 A3 S3 C3TTL 加法器 74LS283 引腳圖 16 15 14 13 12 11 10 94008 1 2 3 4 5 6 7 8VDDB3C3 S3 S2 S1 S0 C0-1CMOS加法器 4008 引腳圖A3 B2 A2 B1 A1 B0 A0 VSSS1 B1 A1 S0 B0 A0 C0-1 GNDA15A12 B15B12 A11A8 B11B8 A7A4 B7B4 A3A0 B3B0 S15S14S13S12 S11S10S9 S8 S7 S6 S5 S4 S3 S2 S1 S04 位加法器4

31、 位加法器4 位加法器4 位加法器C15 C11 C7 C3 C0-1加法器的級連加法器的級連集成二進制集成二進制4位位超前進位加法器超前進位加法器（三）（三） 加法器的應(yīng)用加法器的應(yīng)用8421 BCD碼轉(zhuǎn)換為余碼轉(zhuǎn)換為余3碼碼 BCD 碼 0 0 1 1余 3 碼 S3 S2 S1 S0C3 C0-1 A3 A2 A1 A0 B3 B2 B1 B0BCD碼碼+0011=余余3碼碼本節(jié)小結(jié)能對兩個能對兩個1位二進制數(shù)進行相加而求得和及進位的位二進制數(shù)進行相加而求得和及進位的邏輯電路稱為半加器。邏輯電路稱為半加器。能對兩個能對兩個1位二進制數(shù)進行相加并考慮低位來的進位二進制數(shù)進行相加并考慮低位來

32、的進位，即相當于位，即相當于3 3個個1位二進制數(shù)的相加，求得和及進位二進制數(shù)的相加，求得和及進位的邏輯電路稱為全加器。位的邏輯電路稱為全加器。實現(xiàn)多位二進制數(shù)相加的電路稱為加法器。按照實現(xiàn)多位二進制數(shù)相加的電路稱為加法器。按照進位方式的不同，加法器分為串行進位加法器和超進位方式的不同，加法器分為串行進位加法器和超前進位加法器兩種。串行進位加法器電路簡單、但前進位加法器兩種。串行進位加法器電路簡單、但速度較慢，超前進位加法器速度較快、但電路復(fù)雜。速度較慢，超前進位加法器速度較快、但電路復(fù)雜。加法器除用來實現(xiàn)兩個二進制數(shù)相加外，還可用加法器除用來實現(xiàn)兩個二進制數(shù)相加外，還可用來設(shè)計代碼轉(zhuǎn)換電路、

33、二進制減法器和十進制加法來設(shè)計代碼轉(zhuǎn)換電路、二進制減法器和十進制加法器等。器等。數(shù)值比較器數(shù)值比較器用來完成兩個二進制數(shù)的大小比較的邏輯電路稱為數(shù)值比較器，簡稱比較器。（一）（一） 1位數(shù)值比較器位數(shù)值比較器設(shè)AB時L11；AB時L21；AB時L31。得1位數(shù)值比較器的真值表。A BL1(AB) L2(AB)L3(A=B)L2(AB AB AB3A3B2A2B1A1B0A0B、AB AB) L2(AB) L3(A=B)111&1111111111&1&邏輯圖邏輯圖（三）（三） 比較器的級聯(lián)比較器的級聯(lián) 16 15 14 1 3 12 11 10 974LS85 1 2

34、3 4 5 6 7 8VCC A3 B2 A2 A1 B1 A0 B0B3 AB AB A=B AB AB AB ABAB AB ABAB AB ABAB AB、 AB ABAB AB ABAB AB ABAB AB必須預(yù)先預(yù)置為0 ，最低4位的級聯(lián)輸入端AB和A=B 必須預(yù)先預(yù)置為0、1。本節(jié)小結(jié)在各種數(shù)字系統(tǒng)尤其是在計算機中，經(jīng)在各種數(shù)字系統(tǒng)尤其是在計算機中，經(jīng)常需要對兩個二進制數(shù)進行大小判別，然常需要對兩個二進制數(shù)進行大小判別，然后根據(jù)判別結(jié)果轉(zhuǎn)向執(zhí)行某種操作。用來后根據(jù)判別結(jié)果轉(zhuǎn)向執(zhí)行某種操作。用來完成兩個二進制數(shù)的大小比較的邏輯電路完成兩個二進制數(shù)的大小比較的邏輯電路稱為數(shù)值比較器，

35、簡稱比較器。在數(shù)字電稱為數(shù)值比較器，簡稱比較器。在數(shù)字電路中，數(shù)值比較器的輸入是要進行比較的路中，數(shù)值比較器的輸入是要進行比較的兩個二進制數(shù)，輸出是比較的結(jié)果。兩個二進制數(shù)，輸出是比較的結(jié)果。利用集成數(shù)值比較器的級聯(lián)輸入端，很利用集成數(shù)值比較器的級聯(lián)輸入端，很容易構(gòu)成更多位數(shù)的數(shù)值比較器。數(shù)值比容易構(gòu)成更多位數(shù)的數(shù)值比較器。數(shù)值比較器的擴展方式有串聯(lián)和并聯(lián)兩種。擴展較器的擴展方式有串聯(lián)和并聯(lián)兩種。擴展時需注意時需注意TTL電路與電路與CMOS電路在連接方電路在連接方式上的區(qū)別。式上的區(qū)別。數(shù)據(jù)選擇器數(shù)據(jù)選擇器（一）（一） 4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器輸 入 D A1 A0輸 出 YD0 0 0

36、D1 0 1D2 1 0D3 1 1 D0 D1 D2 D330013012011010iiimDAADAADAADAADY真值表真值表邏輯表達式邏輯表達式地地址址變變量量輸輸入入數(shù)數(shù)據(jù)據(jù)由地址碼決定從路輸入中選擇哪路輸出。邏輯圖邏輯圖1111D0 D1 D2 D3A1A0&1Y（二）（二） 集成數(shù)據(jù)選擇器集成數(shù)據(jù)選擇器 16 15 14 13 12 11 10 974LS153 1 2 3 4 5 6 7 8VCC 2S A0 2D3 2D2 2D1 2D0 2Y1S A1 1D3 1D2 1D1 1D0 1Y GND集成雙集成雙4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74LS153輸 入輸 出

37、 S D A1 A0 Y1 0 D0 0 00 D1 0 10 D2 1 00 D3 1 1 0 D0 D1 D2 D3選通控制端選通控制端S為低電平有效，即為低電平有效，即S=0時芯片被選時芯片被選中，處于工作狀態(tài)；中，處于工作狀態(tài)；S=1時芯片被禁止，時芯片被禁止，Y0。集成集成8選選1數(shù)數(shù)據(jù)選擇器據(jù)選擇器74LS151 16 15 14 13 12 11 10 974LS151 1 2 3 4 5 6 7 8VCC D4 D5 D6 D7 A0 A1 A2D3 D2 D1 D0 Y Y S GND70012701210120iiimDAAADAAADAAADY70012701210120

38、iiimDAAADAAADAAADYS0 時S 1時 ， 選 擇 器 被 禁 止 ， 無 論 地 址 碼 是 什 么 ， Y總 是 等 于0輸 入輸 出D A2 A1 A0 SY Y 1D0 0 0 0 0D1 0 0 1 0D2 0 1 0 0D3 0 1 1 0D4 1 0 0 0D5 1 0 1 0D6 1 1 0 0D7 1 1 1 00 1D0 0DD1 1DD2 2DD3 3DD4 4DD5 5DD6 6DD7 7D74LS151的的真真值值表表（三）（三） 用數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)用數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)基本原理基本原理數(shù)據(jù)選擇器的主要特點：120niiimDY（1）具有標準與或

39、表達式的形式。即：（2）提供了地址變量的全部最小項。（3）一般情況下，Di可以當作一個變量處理。因為任何組合邏輯函數(shù)總可以用最小項之和的標準形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入Di來選擇地址變量組成的最小項mi，可以實現(xiàn)任何所需的組合邏輯函數(shù)?；静襟E基本步驟確定數(shù)據(jù)選擇器確定數(shù)據(jù)選擇器確定地址變量確定地址變量 2 1 ABCBACBALn個地址變量的數(shù)據(jù)選擇器，不需要增加門電路，最多可實現(xiàn)n1個變量的函數(shù)。3個變量，選用4選1數(shù)據(jù)選擇器。A1=A、A0=B邏輯函數(shù)邏輯函數(shù) 1 選用選用74LS153 2 74LS153有兩個地址變量。求求Di 3 （1）公式法）公式法函數(shù)的標準與或表達式：1

40、03210mmCmCmABCBACBAL4選1數(shù)據(jù)選擇器輸出信號的表達式：33221100DmDmDmDmY比較L和Y，得：103210DDCDCD、 3 畫連線圖畫連線圖 4 C C 0 1 A B 0Y74LS153D0 D1 D2 D3 A1 A0 ST L21 4 求求Di的的方法方法（2）真值表法）真值表法miA B CLm00 0 00 0 101m10 1 00 1 110m21 0 01 0 100m31 1 01 1 111C=1時時L=1，故故D0=CL=0，故，故D2=0L=1，故，故D3=1C=0時時L=1，故故D1=C求求Di的的方法方法（3）圖形法）圖形法 AB C000111100011011010D0D1D3D2103210DDCDCD、)13,12,11,10, 9 , 5 , 4 , 3 , 0(),(mDCBAL用數(shù)據(jù)選擇器實現(xiàn)函數(shù)：例例選用8選1數(shù)據(jù)選擇器74LS151設(shè)A2=A、A1=B、A0=C ABCD00011110001110010111111001100001求DiD0=DD2=1D6=1D4=DD1=DD3=0D7=0D5=1D D 1 0 D 1 1 0 A B C 0LY74LS151D0 D1