1、9.1 概述(i sh) 靜態(tài)CMOS與動(dòng)態(tài)CMOS 靜態(tài)CMOS邏輯電路 輸出-輸入邏輯關(guān)系與時(shí)間無(wú)關(guān)(開(kāi)關(guān)過(guò)渡期除外） 利用晶體管的串-并聯(lián)組合實(shí)現(xiàn)邏輯 晶體管數(shù)多（n個(gè)扇入需要(xyo)2n個(gè)管子，n個(gè)NMOS，n個(gè) PMOS），占用面積大 速度較慢 功耗較小 動(dòng)態(tài)CMOS邏輯電路 輸出-輸入邏輯關(guān)系與時(shí)間有關(guān) 利用時(shí)鐘和MOSFET的電荷存儲(chǔ)特性實(shí)現(xiàn)邏輯 晶體管數(shù)少（n個(gè)扇入需要(xyo)n+2個(gè)管子，n+1個(gè)NMOS，1個(gè) PMOS），占用面積小 速度較快(通過(guò)預(yù)充電，只有從輸入1到0有延遲時(shí)間） 功耗較大第1頁(yè)/共62頁(yè)第一頁(yè)，共63頁(yè)。9.3 鏡像電路(dinl) 定義 什么是鏡

2、像電路？ 電路的nFET和pFET部分具有相同的拓?fù)浣Y(jié)構(gòu) nFET和pFET部分的晶體管尺寸可以有不同， 以便使電特性(txng)對(duì)稱第2頁(yè)/共62頁(yè)第二頁(yè)，共63頁(yè)。9.3 鏡像電路(dinl) 實(shí)現(xiàn)XOR的鏡像電路(dinl)(1)電路(dinl)對(duì)稱版圖(bnt)結(jié)構(gòu)對(duì)稱第3頁(yè)/共62頁(yè)第三頁(yè)，共63頁(yè)。9.3 鏡像電路(dinl) 實(shí)現(xiàn)XOR的鏡像電路(dinl)(2)開(kāi)關(guān)(kigun)模型2.2rpt2poutpppCRC R2.2fnt2noutnnnCRC R第4頁(yè)/共62頁(yè)第四頁(yè)，共63頁(yè)。9.3 鏡像電路(dinl) 實(shí)現(xiàn)XOR的鏡像電路(dinl)(3)鏡像電路(dinl)

3、：2個(gè)pFET對(duì)Cp有貢獻(xiàn)，tr較小AOI電路：4個(gè)pFET對(duì)Cp有貢獻(xiàn)(gngxin)，tr較大第5頁(yè)/共62頁(yè)第五頁(yè)，共63頁(yè)。9.3 鏡像電路(dinl) 實(shí)現(xiàn)XNOR的鏡像電路(dinl)鏡像電路(dinl)實(shí)現(xiàn)AOI電路(dinl)實(shí)現(xiàn)第6頁(yè)/共62頁(yè)第六頁(yè)，共63頁(yè)。9.4 準(zhǔn)nMOS電路(dinl) 有比邏輯有源負(fù)載(fzi)電阻(dinz)負(fù)載如何減少靜態(tài)CMOS中的晶體管數(shù)？第7頁(yè)/共62頁(yè)第七頁(yè)，共63頁(yè)。9.4 準(zhǔn)nMOS電路(dinl) 準(zhǔn)nMOS結(jié)構(gòu)nMOS 邏輯電路(lu j din l)用1個(gè)pFET為負(fù)載第8頁(yè)/共62頁(yè)第八頁(yè)，共63頁(yè)。9.4 準(zhǔn)nMOS電路(

4、dinl) 準(zhǔn)nMOS反相器:輸出低電平第9頁(yè)/共62頁(yè)第九頁(yè)，共63頁(yè)。9.4 準(zhǔn)nMOS電路(dinl) 準(zhǔn)nMOS反相器:實(shí)例第10頁(yè)/共62頁(yè)第十頁(yè)，共63頁(yè)。9.4 準(zhǔn)nMOS電路(dinl) 準(zhǔn)nMOS反相器:VTC曲線第11頁(yè)/共62頁(yè)第十一頁(yè)，共63頁(yè)。9.4 準(zhǔn)nMOS電路(dinl) 準(zhǔn)nMOS NAND2/NOR2準(zhǔn)nMOS: 邏輯設(shè)計(jì)優(yōu)先采用NOR門(mén), 以相對(duì)(xingdu)減少低電平靜態(tài)CMOS: 邏輯設(shè)計(jì)優(yōu)先采用NAND門(mén), 以相對(duì)(xingdu)提高電路速度第12頁(yè)/共62頁(yè)第十二頁(yè)，共63頁(yè)。9.4 準(zhǔn)nMOS電路(dinl) 準(zhǔn)nMOS AOI第13頁(yè)/共62

5、頁(yè)第十三頁(yè)，共63頁(yè)。9.5 C2MOS電路(dinl) 時(shí)鐘信號(hào)第14頁(yè)/共62頁(yè)第十四頁(yè)，共63頁(yè)。9.5 C2MOS電路(dinl) 三態(tài)反相器第15頁(yè)/共62頁(yè)第十五頁(yè)，共63頁(yè)。9.5 C2MOS電路(dinl) C2MOS門(mén):結(jié)構(gòu)C2MOS: 時(shí)鐘(shzhng)控制CMOS電路nFET靜態(tài)(jngti)邏輯電路pFET靜態(tài)邏輯電路三態(tài)輸出控制第16頁(yè)/共62頁(yè)第十六頁(yè)，共63頁(yè)。9.5 C2MOS電路(dinl) C2MOS門(mén):電路(dinl)使tr使tf第17頁(yè)/共62頁(yè)第十七頁(yè)，共63頁(yè)。9.5 C2MOS電路(dinl) C2MOS門(mén):版圖第18頁(yè)/共62頁(yè)第十八頁(yè)，共63

6、頁(yè)。9.6 動(dòng)態(tài)(dngti)CMOS電路 基本結(jié)構(gòu)預(yù)充電管:提供(tgng)輸出高電平時(shí)鐘信號(hào)：控制電路的工作并實(shí)現(xiàn)(shxin)同步求值控制管:保證預(yù)充電期間無(wú)靜態(tài)功耗實(shí)現(xiàn)邏輯操作輸出電容：包括結(jié)電容、扇出門(mén)輸入電容和布線電容，保持預(yù)充電電平第19頁(yè)/共62頁(yè)第十九頁(yè)，共63頁(yè)。9.6 動(dòng)態(tài)CMOS電路(dinl) 基本類型上拉n網(wǎng)絡(luò)(wnglu)下拉n網(wǎng)絡(luò)(wnglu)第20頁(yè)/共62頁(yè)第二十頁(yè)，共63頁(yè)。9.6 動(dòng)態(tài)(dngti)CMOS 電路實(shí)例:AOI門(mén)第21頁(yè)/共62頁(yè)第二十一頁(yè)，共63頁(yè)。9.6 動(dòng)態(tài)(dngti)CMOS電路 與靜態(tài)CMOS的比較 與靜態(tài)CMOSCMOS相同之

7、處 全邏輯擺幅，無(wú)比邏輯 下拉網(wǎng)絡(luò)由nMOSnMOS邏輯鏈構(gòu)成，構(gòu)成方式與靜態(tài)CMOSCMOS相同 無(wú)靜態(tài)功耗 與靜態(tài)CMOSCMOS不同之處 晶體管數(shù)少：只需N N2 2個(gè)FETFET，而靜態(tài)CMOSCMOS需2N2N個(gè)FETFET 開(kāi)關(guān)速度快：晶體管數(shù)少，無(wú)低至高延遲時(shí)間，負(fù)載電容小，無(wú)短路電流 噪聲容限?。篤MVM、VIHVIH、VILVIL均近似(jn s)(jn s)等于VTnVTn，而靜態(tài)CMOSCMOS近似(jn s)(jn s)等于VDD/2VDD/2 動(dòng)態(tài)功耗較大：時(shí)鐘電路消耗功率較大（負(fù)載電容大，翻轉(zhuǎn)頻度高），預(yù) 充電過(guò)程需消耗電流 需要時(shí)鐘控制信號(hào) 需要保持輸出高電平：電

8、荷泄漏、電荷分享、背柵耦合、時(shí)鐘反饋等問(wèn)題 使輸出高電平保持時(shí)間有限第22頁(yè)/共62頁(yè)第二十二頁(yè)，共63頁(yè)。9.6 動(dòng)態(tài)(dngti)CMOS電路 版圖:NAND3第23頁(yè)/共62頁(yè)第二十三頁(yè)，共63頁(yè)。9.6 動(dòng)態(tài)CMOS電路(dinl) 版圖:NAND4第24頁(yè)/共62頁(yè)第二十四頁(yè)，共63頁(yè)。9.6 動(dòng)態(tài)(dngti)CMOS電路 信號(hào)完整性問(wèn)題 電荷泄漏 電荷分享 電容(dinrng)耦合 互連串?dāng)_ 少子電荷注入 電源噪聲第25頁(yè)/共62頁(yè)第二十五頁(yè)，共63頁(yè)。9.6 動(dòng)態(tài)(dngti)CMOS電路 電荷泄漏:問(wèn)題第26頁(yè)/共62頁(yè)第二十六頁(yè)，共63頁(yè)。9.6 動(dòng)態(tài)CMOS電路(dinl

9、) 電荷泄漏:實(shí)例動(dòng)態(tài)(dngti)CMOS反相器第27頁(yè)/共62頁(yè)第二十七頁(yè)，共63頁(yè)。9.6 動(dòng)態(tài)CMOS電路 電荷泄漏(xilu):對(duì)策常通上拉器件，為負(fù)載電容補(bǔ)充電荷，尺寸較小以削弱因此而產(chǎn)生(chnshng)的有比問(wèn)題及靜態(tài)功耗上拉器件(qjin)僅在輸出為高電平時(shí)接通，為負(fù)載電容補(bǔ)充電荷，無(wú)靜態(tài)功耗第28頁(yè)/共62頁(yè)第二十八頁(yè)，共63頁(yè)。9.6 動(dòng)態(tài)(dngti)CMOS電路 電荷分享:概念 時(shí)鐘上升沿前：Ma、Mb均截止，CL上電荷充滿，以保持其高電平 時(shí)鐘上升沿后： Ma導(dǎo)通，Mb截止，CL上的電荷在CL和CA間重新分配(fnpi)，使Vout有所下降 電荷分享 （Charge

10、 sharing） FET之間的寄生電容與負(fù)載電容分享放電電荷和充電(chng din)電荷，導(dǎo)致輸出電壓衰減第29頁(yè)/共62頁(yè)第二十九頁(yè)，共63頁(yè)。9.6 動(dòng)態(tài)CMOS電路 電荷分享(fn xin):NAND2分析(1)第30頁(yè)/共62頁(yè)第三十頁(yè)，共63頁(yè)。9.6 動(dòng)態(tài)(dngti)CMOS電路 電荷分享:NAND2分析(2)第31頁(yè)/共62頁(yè)第三十一頁(yè)，共63頁(yè)。9.6 動(dòng)態(tài)CMOS電路 電荷分享(fn xin):NAND2分析(3)第32頁(yè)/共62頁(yè)第三十二頁(yè)，共63頁(yè)。9.6 動(dòng)態(tài)CMOS電路 電荷(dinh)分享:NAND3分析第33頁(yè)/共62頁(yè)第三十三頁(yè)，共63頁(yè)。9.6 動(dòng)態(tài)CM

11、OS電路 電荷(dinh)分享:對(duì)策為內(nèi)部寄生電容預(yù)充電，但會(huì)增加(zngji)面積和電容第34頁(yè)/共62頁(yè)第三十四頁(yè)，共63頁(yè)。9.6 動(dòng)態(tài)CMOS電路(dinl) 電容耦合:背柵耦合第35頁(yè)/共62頁(yè)第三十五頁(yè)，共63頁(yè)。9.6 動(dòng)態(tài)CMOS電路 電容(dinrng)耦合:時(shí)鐘饋通(1)第36頁(yè)/共62頁(yè)第三十六頁(yè)，共63頁(yè)。9.6 動(dòng)態(tài)CMOS電路 電容(dinrng)耦合:時(shí)鐘饋通(2)時(shí)鐘的上升沿和下降(xijing)沿均會(huì)引發(fā)時(shí)鐘饋通效應(yīng)第37頁(yè)/共62頁(yè)第三十七頁(yè)，共63頁(yè)。9.7 多米諾邏輯(lu j) 動(dòng)態(tài)CMOS的串級(jí)問(wèn)題動(dòng)態(tài)CMOS門(mén)的輸入若出現(xiàn)10的翻轉(zhuǎn)，就會(huì)導(dǎo)致預(yù)充電

12、電荷(dinh)的損失要避免這種損失，應(yīng)使動(dòng)態(tài)(dngti)CMOS門(mén)在求值時(shí)只出現(xiàn)01的翻轉(zhuǎn)，方法是在預(yù)充電期間置所有的輸入為0在動(dòng)態(tài)CMOS單元之間加1個(gè)反相器（多米諾單元）第38頁(yè)/共62頁(yè)第三十八頁(yè)，共63頁(yè)。9.7 多米諾邏輯(lu j) 多米諾邏輯(lu j)單元構(gòu)成基本動(dòng)態(tài)(dngti)邏輯靜態(tài)(jngti)反相器第39頁(yè)/共62頁(yè)第三十九頁(yè)，共63頁(yè)。9.7 多米諾邏輯(lu j) 多米諾邏輯(lu j)的級(jí)聯(lián)第40頁(yè)/共62頁(yè)第四十頁(yè)，共63頁(yè)。9.7 多米諾邏輯(lu j) 特點(diǎn) 優(yōu)點(diǎn) 無(wú)預(yù)充電荷損失：預(yù)充電之后所有(suyu)單元的輸入都被置為0，故只能有 01翻轉(zhuǎn) 抗噪

13、聲能力強(qiáng)：輸出反相器可根據(jù)扇出來(lái)優(yōu)化 開(kāi)關(guān)速度非?？欤褐挥休敵錾仙氐难訒r(shí)（tpHL=0），預(yù)充電、求值時(shí)的負(fù)載電容均為內(nèi)部電容 抵抗電荷泄漏能力強(qiáng)：反相器加1個(gè)pMOS管即可構(gòu)成電平恢復(fù)器 缺點(diǎn) 非反相門(mén)，難以實(shí)現(xiàn)諸如XOR、XNOR這樣需要NOT運(yùn)算的邏輯必須有時(shí)鐘 輸出有電荷泄漏及電荷分享等寄生效應(yīng)第41頁(yè)/共62頁(yè)第四十一頁(yè)，共63頁(yè)。9.7多米諾邏輯(lu j) 基本邏輯(lu j)門(mén)多米諾邏輯(lu j)門(mén)實(shí)例第42頁(yè)/共62頁(yè)第四十二頁(yè)，共63頁(yè)。9.7 多米諾邏輯(lu j) 邏輯(lu j)鏈構(gòu)成第43頁(yè)/共62頁(yè)第四十三頁(yè)，共63頁(yè)。9.7 多米諾邏輯(lu j) 名稱由來(lái)

14、只有當(dāng)所有前級(jí)的電平轉(zhuǎn)換(zhunhun)已完成，本級(jí)才會(huì)有動(dòng)作。預(yù)充電求值第44頁(yè)/共62頁(yè)第四十四頁(yè)，共63頁(yè)。9.7多米諾邏輯 取消(qxio)求值管:好處在預(yù)充電期間，多米諾門(mén)的輸入恒為0，故可取消求值管，可以減少時(shí)鐘負(fù)載（為原來(lái)的1/2），并提高下拉的驅(qū)動(dòng)(q dn)能力（減少1個(gè)串聯(lián)FET）第45頁(yè)/共62頁(yè)第四十五頁(yè)，共63頁(yè)。9.8 多米諾邏輯 取消(qxio)求值管:壞處 延長(zhǎng)預(yù)充電周期：預(yù)充電需通過(guò)(tnggu)邏輯鏈傳播，僅當(dāng)out1預(yù)充電完畢并使In2轉(zhuǎn)為0時(shí)，out2才能開(kāi)始預(yù)充電，依此類推存在額外功耗：上拉器件(qjin)和下拉器件(qjin)有可能同時(shí)導(dǎo)通第46頁(yè)

15、/共62頁(yè)第四十六頁(yè)，共63頁(yè)。9.8 多米諾邏輯 電荷(dinh)保持電路1第47頁(yè)/共62頁(yè)第四十七頁(yè)，共63頁(yè)。9.8 多米諾邏輯 電荷保持(boch)電路2反饋控制的保持(boch)電路第48頁(yè)/共62頁(yè)第四十八頁(yè)，共63頁(yè)。9.8 多米諾邏輯(lu j) 實(shí)現(xiàn)反相邏輯(lu j):重構(gòu)邏輯(lu j)第49頁(yè)/共62頁(yè)第四十九頁(yè)，共63頁(yè)。9.9 雙軌邏輯電路(lu j din l) 特點(diǎn) 優(yōu)點(diǎn)(yudin) 速度快；大約是單軌電路的2倍 同時(shí)實(shí)現(xiàn)非反相邏輯和反相邏輯 缺點(diǎn) 輸入、輸出數(shù)加倍 電路復(fù)雜，布線開(kāi)銷大，設(shè)計(jì)難度高第50頁(yè)/共62頁(yè)第五十頁(yè)，共63頁(yè)。9.9 雙軌邏輯電路(

16、lu j din l) DCVSL:結(jié)構(gòu)使輸出結(jié)果保持(boch)到輸入發(fā)生變化時(shí)為止Sw1和Sw2互補(bǔ)，一個(gè)(y )斷開(kāi)，另一個(gè)(y )必閉合第51頁(yè)/共62頁(yè)第五十一頁(yè)，共63頁(yè)。9.9 雙軌(shunggu)邏輯電路 DCVSL:實(shí)例第52頁(yè)/共62頁(yè)第五十二頁(yè)，共63頁(yè)。9.9 雙軌(shunggu)邏輯電路 DCVSL:結(jié)構(gòu)化設(shè)計(jì)簡(jiǎn)單(jindn)的nFET邏輯對(duì)堆疊(dudi)的邏輯對(duì)以nFET邏輯對(duì)為基本單元，堆疊形成各種邏輯第53頁(yè)/共62頁(yè)第五十三頁(yè)，共63頁(yè)。9.9 雙軌邏輯電路(lu j din l) DCVSL:結(jié)構(gòu)化設(shè)計(jì)實(shí)例1用nFET對(duì)構(gòu)成(guchng)邏輯樹(shù)第5

17、4頁(yè)/共62頁(yè)第五十四頁(yè)，共63頁(yè)。9.9 雙軌邏輯電路 DCVSL:結(jié)構(gòu)化設(shè)計(jì)(shj)實(shí)例2具有3層邏輯(lu j)樹(shù)的動(dòng)態(tài)CVSL電路第55頁(yè)/共62頁(yè)第五十五頁(yè)，共63頁(yè)。9.9 雙軌(shunggu)邏輯電路 CPL :AND/NAND互補(bǔ)(h b)傳輸管邏輯（ Complimentary Pass Transistor Logic）第56頁(yè)/共62頁(yè)第五十六頁(yè)，共63頁(yè)。9.9 雙軌(shunggu)邏輯電路 CPL: OR/XOR第57頁(yè)/共62頁(yè)第五十七頁(yè)，共63頁(yè)。9.9 雙軌(shunggu)邏輯電路 CPL: NAND4第58頁(yè)/共62頁(yè)第五十八頁(yè)，共63頁(yè)。9.9 雙軌

18、(shunggu)邏輯電路 CPL:特點(diǎn) 優(yōu)點(diǎn) 電路形式簡(jiǎn)潔 單元版圖可以復(fù)用 缺點(diǎn) 存在閾值電壓損失 輸入變量可能(knng)需要驅(qū)動(dòng)1個(gè)以上的FET第59頁(yè)/共62頁(yè)第五十九頁(yè)，共63頁(yè)。9.10 CMOS邏輯電路比較(bjio) 數(shù)據(jù)注：數(shù)字(shz)比較以NAND4為例。有比/無(wú)比靜態(tài)功耗晶體管數(shù)目芯片面積（m2)傳播延時(shí)（nsec)靜態(tài)CMOS無(wú)比無(wú)85330.61準(zhǔn)nMOS有比有52881.49CPL無(wú)比無(wú)148000.75動(dòng)態(tài)CMOS無(wú)比無(wú)61220.37第60頁(yè)/共62頁(yè)第六十頁(yè)，共63頁(yè)。9.10 CMOS邏輯電路(lu j din l)比較 優(yōu)缺點(diǎn) 實(shí)現(xiàn)電路 優(yōu)點(diǎn) 缺點(diǎn)靜態(tài)CMOS穩(wěn)定性好，噪聲容限高，適合EDA設(shè)計(jì)晶體管數(shù)多，大扇入時(shí)面積大準(zhǔn)nMOS電路簡(jiǎn)單，晶體管數(shù)少噪聲容限小，有靜態(tài)功耗，有比邏輯動(dòng)態(tài)CMOS速度快，面積小定時(shí)刷新對(duì)電路