1、會(huì)計(jì)學(xué)1組合邏輯學(xué)時(shí)組合邏輯學(xué)時(shí)2第2頁/共50頁3第3頁/共50頁4第4頁/共50頁5Combinational SequentialOutput = f(In)Output = f(In, Previous In)Combina t i o n alLogicCircuitOutInCombina t i o n alLogicCircuitOutInState第5頁/共50頁6第6頁/共50頁7VDDF(In1,In2,InN)In1In2InNIn1In2InNPUNPDNPMOS onlyNMOS onlyVinVoutCLVDDPMOS上拉網(wǎng)絡(luò)，上拉網(wǎng)絡(luò)，NMOS下拉網(wǎng)絡(luò)下拉網(wǎng)絡(luò)反

2、向輸出反向輸出結(jié)構(gòu)對(duì)稱互補(bǔ)結(jié)構(gòu)對(duì)稱互補(bǔ)第7頁/共50頁8第8頁/共50頁9第9頁/共50頁10第10頁/共50頁11OUT = D + A (B + C)DABCDABC第11頁/共50頁12第12頁/共50頁13VDD 0CLVDDVDD |VTp|CLSSDDVGSNMOS管產(chǎn)生“強(qiáng)零”而PMOS器件產(chǎn)生“強(qiáng)1”輸出電容最初被充電至VDD。在放電時(shí)，一個(gè)NMOS器件將輸出一直下拉至GND，而一個(gè)PMOS只能把輸出拉低到VTp為止，此時(shí)PMOS關(guān)斷并停止提供放電電流。因此NMOS管適于用在PDN中。第13頁/共50頁14第14頁/共50頁15第15頁/共50頁16AReqARpARnCLAC

3、LBRnARpBRpARnCintBRpARpARnBRnCLCintNAND2INVNOR2為了分析延時(shí)，每個(gè)晶體管都模擬成將一個(gè)電阻與一個(gè)理想開關(guān)相串聯(lián)。邏輯門被變換成一個(gè)包括內(nèi)部節(jié)點(diǎn)電容在內(nèi)的等效RC電路。第16頁/共50頁17第17頁/共50頁18第18頁/共50頁19第19頁/共50頁20第20頁/共50頁21輸出由低變高輸出由低變高 一個(gè)輸入變低delay = 0.69 Rdelay = 0.69 Rp p C CL L 兩個(gè)輸入都變低delay = 0.69 (Rdelay = 0.69 (Rp p/ /2 2) C) CL L輸出由高變低輸出由高變低 兩個(gè)輸入都變高delay

4、= 0.69 (delay = 0.69 (2 2R Rn n ) C) CL L延時(shí)和輸入方式有關(guān)延時(shí)和輸入方式有關(guān)CLBRnARpBRpARnCint第21頁/共50頁22A=B=10A=1, B=10A=1 0, B=1time psInput DataPatternDelay(psec)A=B=0167A=1, B=0164A= 01, B=161A=B=1045A=1, B=1080A= 10, B=181NMOS = 0.5m/0.25 mPMOS = 0.75m/0.25 mCL = 100 fF第22頁/共50頁23扇出表示連接到驅(qū)動(dòng)門輸出端的負(fù)載門的數(shù)目扇出表示連接到驅(qū)動(dòng)門輸

5、出端的負(fù)載門的數(shù)目N。增加一個(gè)門的扇出會(huì)影響它的邏輯輸出電平。從模擬放大器中我們知道增加一個(gè)門的扇出會(huì)影響它的邏輯輸出電平。從模擬放大器中我們知道，通過使負(fù)載門的輸入電阻盡可能的大（也就是使輸入電流最?。┎⒈?，通過使負(fù)載門的輸入電阻盡可能的大（也就是使輸入電流最小）并保持驅(qū)動(dòng)門的輸出電阻較?。礈p小負(fù)載電流對(duì)輸出電壓的影響），可以持驅(qū)動(dòng)門的輸出電阻較?。礈p小負(fù)載電流對(duì)輸出電壓的影響），可以使這一影響減到最小。使這一影響減到最小。當(dāng)扇出較大時(shí)，所加的負(fù)載會(huì)使驅(qū)動(dòng)門的動(dòng)態(tài)性能變差。為此許多通用當(dāng)扇出較大時(shí)，所加的負(fù)載會(huì)使驅(qū)動(dòng)門的動(dòng)態(tài)性能變差。為此許多通用單元和庫單元都定義了一個(gè)最大扇出數(shù)來保證該

6、單元的靜態(tài)和動(dòng)態(tài)性能單元和庫單元都定義了一個(gè)最大扇出數(shù)來保證該單元的靜態(tài)和動(dòng)態(tài)性能都能滿足規(guī)定的技術(shù)要求。都能滿足規(guī)定的技術(shù)要求。一個(gè)門的扇入定義為該門輸入的數(shù)目。扇入較大的門往往比較復(fù)雜，這常一個(gè)門的扇入定義為該門輸入的數(shù)目。扇入較大的門往往比較復(fù)雜，這常常會(huì)使靜態(tài)和動(dòng)態(tài)特性變差。常會(huì)使靜態(tài)和動(dòng)態(tài)特性變差。第23頁/共50頁24DCBADCBACLC3C2C1RC分布 (Elmore delay model)tpHL = 0.69 (R1C1+(R1+R2)C2+(R1+R2+R3)C3+(R1+R2+R3+R4)CL)傳輸延時(shí)隨著輸入個(gè)數(shù)的增多快速上升傳輸延時(shí)隨著輸入個(gè)數(shù)的增多快速上升R1

7、R2R3R4第24頁/共50頁25扇入傳播延時(shí)假設(shè)一個(gè)反相器的扇出固定。tpLH是扇入的線性函數(shù)，而下拉電阻和負(fù)載電容（隨輸入數(shù)）同時(shí)增加，從而使tpHL近似呈平方關(guān)系地增加。扇入大于或等于4時(shí)門將變得太慢，因此必須避免。第25頁/共50頁26第26頁/共50頁27InNCLC3C2C1In1In2In3M1M2M3MN第27頁/共50頁28C2C1In1In2In3M1M2M3CLC2C1In3In2In1M1M2M3CL關(guān)鍵路徑關(guān)鍵路徑charged101chargedcharged1延時(shí)取決于CL, C1 and C2的放電時(shí)間。延時(shí)取決于CL的放電時(shí)間1101chargeddischa

8、rgeddischarged第28頁/共50頁29第29頁/共50頁30第30頁/共50頁31CLCL第31頁/共50頁32第32頁/共50頁33第33頁/共50頁34不同的信號(hào)統(tǒng)計(jì)概率導(dǎo)致不同的翻轉(zhuǎn)不同的信號(hào)統(tǒng)計(jì)概率導(dǎo)致不同的翻轉(zhuǎn)概率，也就決定了不同的動(dòng)態(tài)功耗概率，也就決定了不同的動(dòng)態(tài)功耗第34頁/共50頁35信號(hào)相關(guān)性使電路輸入信號(hào)的統(tǒng)計(jì)概信號(hào)相關(guān)性使電路輸入信號(hào)的統(tǒng)計(jì)概率的計(jì)算更加復(fù)雜率的計(jì)算更加復(fù)雜第35頁/共50頁36虛假翻轉(zhuǎn)產(chǎn)生額外功耗虛假翻轉(zhuǎn)產(chǎn)生額外功耗嚴(yán)重的會(huì)產(chǎn)生毛刺嚴(yán)重的會(huì)產(chǎn)生毛刺第36頁/共50頁37鏈形比樹形具有較低的開關(guān)活動(dòng)性。但是樹形結(jié)構(gòu)沒有任何毛刺活動(dòng)性。鏈形比樹形

9、具有較低的開關(guān)活動(dòng)性。但是樹形結(jié)構(gòu)沒有任何毛刺活動(dòng)性。第37頁/共50頁38推遲輸入具有較高翻轉(zhuǎn)率的信號(hào)（即信號(hào)概率推遲輸入具有較高翻轉(zhuǎn)率的信號(hào)（即信號(hào)概率接近接近0.5的信號(hào)）是有利的。簡單地把輸入信號(hào)的信號(hào)）是有利的。簡單地把輸入信號(hào)重新排序常常可以達(dá)到這個(gè)目的。重新排序常常可以達(dá)到這個(gè)目的。第38頁/共50頁39對(duì)毛刺敏感的電對(duì)毛刺敏感的電路路消除毛刺的電路消除毛刺的電路使信號(hào)路徑長度匹配可以減少毛刺使信號(hào)路徑長度匹配可以減少毛刺所標(biāo)注的數(shù)字表示信號(hào)到達(dá)的時(shí)間所標(biāo)注的數(shù)字表示信號(hào)到達(dá)的時(shí)間第39頁/共50頁40有比邏輯試圖減少一個(gè)給定邏輯功能所需要的晶體管數(shù)目。有比邏輯試圖減少一個(gè)給定邏

10、輯功能所需要的晶體管數(shù)目。在有比邏輯中，整個(gè)在有比邏輯中，整個(gè)PUN被一個(gè)無條件的負(fù)載器件所替代。被一個(gè)無條件的負(fù)載器件所替代。由于輸出端的電壓擺幅及門的總體功能取決于由于輸出端的電壓擺幅及門的總體功能取決于NMOS和和PMOS的尺寸比，所以該電路稱為有比電路的尺寸比，所以該電路稱為有比電路。這不同于像互補(bǔ)。這不同于像互補(bǔ)CMOS這樣的無比邏輯類型，后者的高低電平與晶體管的尺寸無關(guān)。這樣的無比邏輯類型，后者的高低電平與晶體管的尺寸無關(guān)。簡單的負(fù)簡單的負(fù)載器件載器件偽偽NMOS門門第40頁/共50頁41第41頁/共50頁42 減少減少PMOSPMOS數(shù)量，縮小面積數(shù)量，縮小面積 電壓特性電壓特性

11、VOH = VDDVOL和PMOS/NMOS比例有關(guān) 如何獲取較小的如何獲取較小的V VOLOL? ?第42頁/共50頁43*偽NMOS一個(gè)較大的上拉器件雖然提高了性能，但是由于增加了一個(gè)較大的上拉器件雖然提高了性能，但是由于增加了VOL而使靜態(tài)功而使靜態(tài)功耗增加和噪聲容限減小。耗增加和噪聲容限減小。第43頁/共50頁44第44頁/共50頁45BBAF = AB0另一種不同于互補(bǔ)另一種不同于互補(bǔ)CMOS的普遍使的普遍使用的電路是傳輸管邏輯，它通過允許用的電路是傳輸管邏輯，它通過允許原始輸入驅(qū)動(dòng)?xùn)哦撕驮绰┒藖頊p少原始輸入驅(qū)動(dòng)?xùn)哦撕驮绰┒藖頊p少實(shí)現(xiàn)邏輯所需要的晶體管數(shù)目。實(shí)現(xiàn)邏輯所需要的晶體管數(shù)目。圖中的圖中的AND門需要門需要4個(gè)晶體管（包括個(gè)晶體管（包括反相反相B所需要的反相器），而用互補(bǔ)所需要的反相器），而用互補(bǔ)CMOS實(shí)現(xiàn)則需要實(shí)現(xiàn)則需要6個(gè)晶體管。減少個(gè)晶體管。減少器件的數(shù)目也有降低電容的額外優(yōu)點(diǎn)器件的數(shù)目也有降低電容的額外優(yōu)點(diǎn)。但是一個(gè)但是一個(gè)NMOS器件在傳輸器件在傳輸0時(shí)很有時(shí)很有效，但在上拉一個(gè)節(jié)點(diǎn)至效，但在上拉一個(gè)節(jié)點(diǎn)至VDD時(shí)性能時(shí)性能卻很差。卻很差。第45頁/共50頁46第46頁/共50頁47對(duì)于對(duì)于B B1 1，晶體管，晶體管M1M1和和M2M2