1、Cadence SiP 設(shè)計工具介紹現(xiàn)有的集成電路與封裝設(shè)計之間的串行設(shè)計方法已經(jīng)不能滿足今天的復(fù)雜、頂尖的器件設(shè)計的成本、性能、 以及上市時間壓力。 電氣和物理可行性研究和芯片 / 封裝設(shè)計折衷必須在設(shè)計周期的早期進行，也就是在芯片實現(xiàn)和可能的選項變得極為有限之前。在這一個階段，考慮物理設(shè)計選擇對集成電路的電氣性能的影響是至關(guān)重要的，反過來也一樣。一旦芯片設(shè)計已經(jīng)最終成型，滿足設(shè)計要求的負擔(dān)就落在封裝設(shè)計人員肩上，一旦發(fā)現(xiàn)封裝難以進行，這時候再要設(shè)計公司更改版圖已經(jīng)不太可能。允許設(shè)計者進行同步物理和電氣設(shè)計折衷，能夠確保在盡可能短的時間內(nèi)，使集成電路滿足它的性能和成本目標(biāo)。而就封裝設(shè)計本身而

2、言，如何合并邏輯 IC、 RF IC 、無源元件以及機械部件到一個單一的襯底并保證產(chǎn)品的性能是最大的挑戰(zhàn)，具體包括：集成無源元彳的專用成型工藝，3D結(jié)構(gòu)驗證，復(fù)雜信號的完整性，電源傳輸性能以及系統(tǒng)級功能仿真等。也正是基于對這些設(shè)計挑戰(zhàn)的充分理解和把握， Cadence-SIP 才有能力成為事實上的工業(yè)標(biāo)準，被世界上大多數(shù)封裝企業(yè)所采用。Cadence公司的先進封裝設(shè)計工具是一個可升級的平臺，可以完全滿足不同階段的需要。以下我們就這些設(shè)計工具作簡要介紹：1. Allegro(R) Design Authoring原理設(shè)計及輸入Allegro Design Authoring 是SiP, MCM

3、PCB通用原理圖設(shè)計及輸入工具。通過協(xié)作式設(shè)計方法將工作效率最大化。設(shè)計可以在工作表或模塊層級上進行劃分，每個設(shè)計師可以指派一個或多個模塊或工作表。不管多少個設(shè)計師同時從事相同設(shè)計的不同部分都沒有問題，不會彼此干擾。接著可以將多個設(shè)計階段組合起來，然后在 Allegro 版圖設(shè)計工具里進行布局。這種同步設(shè)計法使Allegro Design Authoring用于大型設(shè)計時的效率極高。設(shè)計師可以同時進行主板布局與電路圖設(shè)計。在Allegro Design Authoring或 Allegro 版圖設(shè)計工具里的任何變動可以周期性地合并與同步。Allegro Design Authoring 里的

4、Schematic Editor 可用來創(chuàng)建平鋪式或?qū)哟位脑O(shè)計，而無需進入“ hierarchical ”或“ occurence ”模式。它提供了一個交叉參考器，對電路圖添加參考注釋，實現(xiàn)已繪制電路圖上便利的網(wǎng)絡(luò)跟蹤。你還可以用 Schematic Editor 迅速安放多個分立元件。例如，要安放 512 個與512bit 總線連接的電阻器， 只要將一個電阻器放在總線上， 并指定需要放置 512 個這樣的元件， SchematicEditor 就會將 512 btis 連接到512 ，大大減少需要安放與展示于設(shè)計之中的圖形元件的數(shù)量。Allegro Design Authoring 點對點

5、布線器可以很容易地連接兩個不同記號上端口，節(jié)省了創(chuàng)建電路圖 的時間。同理，在現(xiàn)有線路中的雙引腳元件的自動插入，會自動產(chǎn)生關(guān)聯(lián)的輸入域輸出引腳，同時跟隨關(guān)聯(lián)的線路名，縮短創(chuàng)建基本電路圖的時間。不管你是使用有幾百張圖紙的平鋪式設(shè)計，還是有多個層次的層次化設(shè)計， Global Navigate 可用于瀏覽設(shè)計中的任何線路或部件，只需輕點鼠標(biāo)即可。 Global Find 與 Replace 窗口可用于尋找與替換設(shè)計中的部件或?qū)傩?。這些都可以直接從Allegro PCB Editor 或 Allegro PCB SI 突出顯示。可定制的規(guī)則檢查Allegro Design Authoring 用 Ru

6、les Checker 消除了不斷的設(shè)計迭代，是一種真正全面的驗證工具。你可以用它執(zhí)行電子設(shè)計規(guī)則檢查，檢驗草擬標(biāo)準并糾正屬性名稱、句法與數(shù)值。 Rules Checker 還包含支持下行處理的規(guī)則、扇入與扇出錯誤、加載錯誤、功耗要求或成本要求。 Rules Checker 會檢查邏輯特性與物理特性之間的排列。此外，它還可以用于指定定制規(guī)則，確保符合您的公司或您的項目特定的設(shè)計要求。 Rules Checker 可以用于電路圖、物理網(wǎng)表。它有一個規(guī)則開發(fā)與調(diào)試環(huán)境用于指定規(guī)則，而且可以在批量模式下運行，便于在企業(yè)級環(huán)境中應(yīng)用。模塊設(shè)計的設(shè)計重用多數(shù)設(shè)計是從其他設(shè)計開始的，或者重用現(xiàn)有設(shè)計的大部

7、分內(nèi)容。 Allegro Design Authoring 給你眾多的重用選擇，你可以為設(shè)計選擇最有效的方法。舊設(shè)計、模塊或整個設(shè)計的圖紙都可以重用，這樣會減少重復(fù)工作域錯誤。你可以將單張或多張圖紙從一個設(shè)計復(fù)制到另一個設(shè)計，使用 Import Sheet UI ，或者只需在不同的設(shè)計之間復(fù)制 / 粘貼特殊電路。 你可以重用電子約束作為模塊的一部分， 或者使用電子約束集（ECSets）。該技術(shù)會進一步方便你創(chuàng)建“重用”模塊，將其放于庫中，使用于其他設(shè)計，就像元件一樣。來自各模塊的線路連接、約束和版圖也可以重用。相同的模塊可以在同一個設(shè)計中使用多次，無需重命名或復(fù)制。2. Cadence SiP

8、 Layout XLSiP 版圖設(shè)計Cadence SiP Layout 為 SiP 設(shè)計提供了約束和規(guī)則驅(qū)動的版圖環(huán)境。它包括襯底布局和布線、 IC 、 襯底和系統(tǒng)級最終的連接優(yōu)化、制造準備、 整體設(shè)計驗證和流片。 該環(huán)境集成了 IC/封裝/I/O布局性能、三維晶粒堆疊結(jié)構(gòu)生成與編輯性能。另外，完全的聯(lián)機設(shè)計規(guī)則檢查（ DRC可支持層壓、陶瓷、及鍍膜技術(shù)間各種組合的復(fù)雜和獨特要求。多層倒裝芯片與放射狀任意角襯底布線提供了快速的約束驅(qū)動互連創(chuàng)建。主要的優(yōu)點有：提供三維晶粒堆棧創(chuàng)建/編輯，以進行快速堆棧裝配與優(yōu)化。實現(xiàn)IC、襯底與系統(tǒng)級IC的I/O填補環(huán)/陣列協(xié)同設(shè)計與連接優(yōu)化。允許IC和襯底間

9、的互連分配和優(yōu)化，以達到基于信號完整性和可布線性的最優(yōu)/最少層使用。通過倒裝芯片晶粒自動布線-破孔，減少冗長乏味的、耗時的人工破孔編輯。約束導(dǎo)向的HDI設(shè)計，使用自動輔助互動布線，加快實行并減少潛在的錯誤。包括全面的襯底DFM性能，以獲得快速設(shè)計制造準備。提供三維設(shè)計查看器和 DRC以獲得精確的全三維鍵合殼驗證、設(shè)計復(fù)審糾錯、以及裝配測試設(shè)計文 件。團隊式設(shè)計分割，縮短設(shè)計周期時間并優(yōu)化設(shè)計師資源。I/O布局器通過連接分配、I/O布置、及（RDL布線，IC晶粒抽象I/O布局器提供了 BUMP巨陣，I/O填補環(huán)/陣 列協(xié)同設(shè)計的定義和優(yōu)化。它能從設(shè)想創(chuàng)建晶粒的抽象描述，或從數(shù)字IC設(shè)計團隊（LE

10、F/DEF或OA載入一個抽象描述，然后在 SiP襯底環(huán)境中優(yōu)化，如同設(shè)計中的其它IC die 一樣或設(shè)計中其他IC晶粒環(huán)境中對其進行優(yōu)化。該I/O布局器基于Encounter技術(shù)，確保其與芯片設(shè)計團隊的IC工具百分之百兼容，并能提供完全的IC技術(shù)文檔兼容性.襯底平面布局該平面布局器針對不同襯底層級SiP實現(xiàn)概念的物理原型和評估。它提供了一個完全規(guī)則驅(qū)動的、基于連接的功能，確保結(jié)構(gòu)正確的方法。晶粒抽象描述、分立組件、連接和約束數(shù)據(jù)用于建立物理SiP實現(xiàn)。SiP架構(gòu)師能使用這個圖形化直觀的編輯工具來構(gòu)建和評估設(shè)計的關(guān)鍵部分，如右圖所示。三維晶粒堆棧編輯器晶粒堆疊編輯器提供了一個三維構(gòu)建環(huán)境，用來裝

11、配包含隔離層、插入層及引線鍵合與倒裝芯片等晶 粒粘貼方法的復(fù)雜晶粒堆棧。如右圖所示。3D查看器Cadence 3D Design Viewer是一個完全的、可靠的模型三維查看器和三維引線鍵合DRCW決方案，用于復(fù)雜的IC封裝設(shè)計。它允許用戶查看和研究整個設(shè)計、或選定的設(shè)計子集，如晶粒堆疊或復(fù)雜過孔陣列。它還為跨團隊設(shè)計審查提供了一個共用的參考點。如左圖所示。集成的約束管理該基于電子表格的集成約束管理系統(tǒng)在物理原型和實現(xiàn)級別提供了互連約束與拓撲結(jié)構(gòu)的定義、應(yīng)用 和管理。通過來自Cadence和其他各IC廠商的分層互連拓撲模板，設(shè)計人員可以導(dǎo)入約束并將其應(yīng)用到業(yè)界標(biāo)準的總線協(xié)議，如 PCI-Exp

12、ress和DDR2襯底編輯器襯底布局和布線編輯器允許封裝版圖設(shè)計人員基于最終選擇方案來物理實現(xiàn)一個SiP設(shè)計，包括掩膜創(chuàng)建之前的各種級別的制造準備。它提供了完全規(guī)則驅(qū)動的、基于連接的性能，可確保結(jié)構(gòu)正確的、為全面設(shè)計和裝配規(guī)則檢查環(huán)境所支持的方法。晶粒抽象描述、分立組件、連接和約束數(shù)據(jù)用于建立物理SiP實現(xiàn)。這樣封裝版圖設(shè)計人員就可以使用直觀的圖形化編輯工具來實現(xiàn)設(shè)計和做制造準備。它還支持所有的封裝方法：PGA LGA BGA micro-BGA、芯片級、及倒裝芯片和引線鍵合粘貼方法。嵌入式、按鈕式的全三維準靜態(tài)場解算器提供了詳細、精確的幾何RCL S-Parameter封裝仿真模型的提取和創(chuàng)

13、建，用于PCB 設(shè)計過程。組裝規(guī)則檢查（ARQ全面的組裝和制造規(guī)則檢查器提供了超過50種SiP具體檢查。檢查可以成組、 單獨、或以客戶定制的方式進行。檢查結(jié)果出現(xiàn)在Constraint Manager DRC 標(biāo)簽中，并作為設(shè)計中的圖形標(biāo)記。自動/交互式引線鍵合新的高效率環(huán)境提供了快速、強大和靈活的鍵合外殼創(chuàng)建和編輯。約束/規(guī)則驅(qū)動的、自動化的鍵合指陣列布置能與錯列晶片焊墊、多重鍵合層、多重鍵合環(huán)、對稱和非對稱設(shè)計結(jié)合使用。對于單個或多重晶粒堆棧的快速初始假設(shè)原型，“自動鍵合”特性可即時創(chuàng)建對稱的包括電源和接地環(huán)的鍵合外殼圖樣。獨特的推擠式鍵合指編輯可使極端復(fù)雜的鍵合外殼在數(shù)分鐘內(nèi)開發(fā)完成，具

14、備超群的性能和生產(chǎn)力。廣泛的引線鍵合規(guī)則和約束能提供實時設(shè)計反饋，對所有這些特性進行支持。引線鍵合粘貼的晶粒標(biāo)記與電源/接地環(huán)可以快速創(chuàng)建、編輯和優(yōu)化，以提供多重電壓供應(yīng)3. Allegro Sigrity SI BaseSiP & PCB信號完整性分析工具Allegro Sigrity SI Base技術(shù)能夠解決設(shè)計密度越來越高，數(shù)據(jù)速率越來越快和產(chǎn)品開發(fā)周期越來越短的問題，幫助設(shè)計師在整個設(shè)計過程中解決高速問題。這種方法可幫助設(shè)計團隊避免設(shè)計過程后端耗時的迭代，讓他們實現(xiàn)電子性能最大化的同時，將產(chǎn)品總成本降到最低。它支持舊IS模型標(biāo)準以及CadenceDML晶體管級模型導(dǎo)入向?qū)瓿?/p>

15、原始SPICE仿真器運行前的模型校驗。止匕外，拓撲編輯器中有體現(xiàn)生產(chǎn)容限的模型，幫助工程師提高良品率。Allegro Sigrity SI Base技術(shù)通過提供一個高度集成的設(shè)計與分析環(huán)境進行仿真，避免了設(shè)計數(shù)據(jù)庫之間的轉(zhuǎn)換。 設(shè)計師還可以精確解決緊縮的時序預(yù)算問題， 考慮封裝設(shè)計對晶粒間整體信號性能的影響。這種綜合流程對設(shè)計師有著巨大的價值，現(xiàn)在他們可以輕松完成復(fù)雜高速PCB系統(tǒng)進行預(yù)布局與布局后期的參數(shù)提取與驗證。Allegro Sigrity SI Base包括一個基于SPICE的模擬器以及強大的宏-建模功能，它組合傳統(tǒng)的基于SPICE的結(jié)構(gòu)化建模的優(yōu)點與行為級建模的速度。嵌入式場計算器

16、建模趨膚效應(yīng)、接近 /擁擠效應(yīng)，返回路徑電阻和依賴于頻率的電介質(zhì)常數(shù)。基于SPICE 的模擬子系統(tǒng)允許用戶為運行在千萬比特速度的互連線建模。一個強壯的建模語言提供遠超IBIS 的可擴展能力，用于I/O 緩沖器和有損、耦合、依賴于頻率的傳輸線模型，精確預(yù)測印制電路板布線的分布式行為。Allegro Sigrity SI Base 提供解決方案空間探索環(huán)境。包括針對那些需要開發(fā)最優(yōu)約束的用戶的最佳環(huán)境。它主要的組件是SigXplorer ，圖形化編輯器允許你通過解決方案空間探索開發(fā)約束。 SigXplorer是預(yù)布線分的業(yè)界領(lǐng)導(dǎo)者。該工具使你能夠在設(shè)計過程的早期解決問題，通過使用掃描參數(shù)分析、用戶

17、定義的激勵與客戶定制的測量。Allegro Sigrity SI Base 通過約束管理器管理約束驅(qū)動設(shè)計SiP/PCB 的過程。允許使用由解決方案空間探索開發(fā)的約束， 創(chuàng)建約束驅(qū)動的物理版圖過程， 避免在設(shè)計過程的最后階段出現(xiàn)麻煩、 耗時的模擬-修改 - 模擬迭代。Allegro Sigrity SI Base 的 SigNoise 是對各種互連線進行信噪，串?dāng)_進行分析的工具。 SigNoise 包括了 TLsim傳輸線分析器，SigWave波形顯示器。Allegro Sigrity SI Base 還包括高速內(nèi)部設(shè)計套件?？s短帶有高速數(shù)字電路 I/O 緩沖器的復(fù)雜器件的內(nèi)部設(shè)計時間。Cad

18、ence通過引入一個用于Intel的64位架構(gòu)的套件，率先在1998年提出內(nèi)部設(shè)計套件的概念，今天在為設(shè)計者提供這種完整的解決方案方面Cadence 已經(jīng)成為業(yè)界的領(lǐng)導(dǎo)。內(nèi)部設(shè)計套件包含易于模擬的拓撲和預(yù)先經(jīng)過驗證的模型，還有嵌入在樣板印制電路板文件中的版圖約束使能約束驅(qū)動的版圖設(shè)計流程、教程、文檔、腳本以及其他工具軟件。Allegro Sigrity SI Base 支持用于分析和約束的多電路板配置。從母板或者子卡互連到芯片的配置。包括支持拓撲探索、布局規(guī)劃、以及后布線驗證。4. Allegro Sigrity PI BaseSiP & PCB 電源完整性分析工具Allegro Si

19、grity PI Base同時具備 DC與AC電源完整性功能。Allegro PCB PDN Analysis包含靜態(tài)IR壓降（D。分析技術(shù)，可檢驗供電系統(tǒng)是否提供了足夠的電流用于驅(qū)動信號。這種分析會考慮到回路瓶 頸的影響；密集引腳陣列封裝的元件導(dǎo)致的紐扣狀平面；以及電源層與接地層的跡線布線導(dǎo)致的可用銅線 的減少。分析中還計算了連接相同網(wǎng)絡(luò)中多個接地層的通道。結(jié)果可以在圖形化的電壓降畫面中查看，或 者在被標(biāo)記為電流接受器的任何引腳的電壓降報告中查看?；蛘咴诰€網(wǎng)的任何一點看相對和絕對壓降。Allegro Sigrity PI Base 電源完整性，這是Allegro PCB/SiP 的一個選件。

20、它獨特、集成的設(shè)計與分析環(huán)境使得供電系統(tǒng)的噪音定量與控制不需要再進行猜測。工程師可專注于設(shè)計，不用苦惱于CAD系統(tǒng)和分析引擎之間的數(shù)據(jù)轉(zhuǎn)換問題。Allegro Sigrity PI Base將可靠的技術(shù)集成到Cadence設(shè)計和分析環(huán)境中，解決高速設(shè)計中遇到的電力輸送問題。頻率域仿真可幫助用戶量化供電系統(tǒng)在相關(guān)頻率范圍中的阻抗。此外，退耦電容選擇與布局的有效性 可以在時域中檢驗，其中電壓的波動可以測量與優(yōu)化。芯片電流分布會精確定性 Allegro Sigrity PI Base 中的目標(biāo)阻抗。此外，芯片上的電容與來自封裝的阻抗，或者封裝與晶粒供電模型，可以被指派到電路板上二維層結(jié)構(gòu)的任意位置，

21、以執(zhí)行頻率或時域仿 真。5. Allegro Sigrity Package Assessment and Extraction Option封裝寄生參數(shù)提取軟件Allegro Sigrity Package Assessment and Extraction Option是專用的 IC 封裝模型提取和分析工具，而 IC 封裝模型對于系統(tǒng)級的信號完整性（SI） 和電源完整性（PI） 的精確分析尤為重要。相比較于同類工具， Allegro Sigrity Package Assessment and Extraction Option的 IBIS RLC 電路模型或?qū)拵PICE電路模型提取都具

22、有無可比擬的性能優(yōu)勢（通?？?10 倍以上 ）。Allegro Sigrity Package Assessment and Extraction Option可以和 Cadence SiP Layout 和Allegro ? Package Designer 轉(zhuǎn)換數(shù)據(jù)?？梢詼蚀_快速評估信號和電源完整性問題的可行性。模型提取功能提供獨特的全封裝模式提取，精度達到多千兆赫茲頻率范圍。Allegro Sigrity Package Assessment and Extraction Option基于全波仿真算法提供無可比擬的寬帶電路模型，其優(yōu)化的多階電路模型為用戶提供獨一無二的精度和高度壓縮的模型

23、大小。獨特的封裝模型電性能評估引擎使用戶可快速發(fā)現(xiàn)和定位潛在的設(shè)計問題，強大的封裝結(jié)構(gòu)（ 如單芯片封裝、多芯片封裝MCPZ及系統(tǒng)級封裝SiP等、Flip-chip/Wirebond 封裝等）支持能力使得用戶可快速提取全封裝或部分網(wǎng)絡(luò)的電路模型。內(nèi)嵌含以下主要功能模塊:Allegro Sigrity Package Assessment and Extraction OptionSigrity XtractIM封裝模型提取3DFEM 3維電磁場分析提取PowerDC -電熱一體分析工具Sigrity XtractIM-封裝模型提取XtractIM 針又IC封裝的RLC電路模型提取和評估，具有同類

24、工具10倍以上的速度優(yōu)勢和無可比擬的全波精度，支持獨一無二的優(yōu)化寬帶多階電路模型。Sigrity ? XtractIM ?是專用的IC封裝模型提取和分析工具，而 IC封裝模型對于系統(tǒng)級的信號完 整性（SI）和電源完整性（PI）的精確分析尤為重要。相比較于同類工具，XtractIM 的IBIS RLC電路模型或?qū)拵PICE電路模型提取都具有無可比擬的性能優(yōu)勢（通?？?0倍以上）。XtractIM 基于全波仿真算法提供無可比擬的寬帶電路模型，其優(yōu)化的多階電路模型為用戶提供獨一 無二的精度和高度壓縮的模型大小。獨特的封裝模型電性能評估引擎使用戶可快速發(fā)現(xiàn)和定位潛在的設(shè)計 問題，強大的封裝結(jié)構(gòu)（如單

25、芯片封裝、多芯片封裝MCPZ及系統(tǒng)級封裝 SiP等、Flip-chip/Wirebond 封裝等）支持能力使得用戶可快速提取全封裝或部分網(wǎng)絡(luò)的電路模型。主要功能還包括為系統(tǒng)級分析提供IC封裝設(shè)計指導(dǎo)和精確驗證模型產(chǎn)生耦合的標(biāo)準舊IS RLGC電路模型產(chǎn)生Pi-或T-電路格式的單階 SPICE RLGC1型產(chǎn)生優(yōu)化的寬帶多階 SPICE電路模型支持封裝結(jié)構(gòu)電性能的評估和檢查，支持RLC電參數(shù)的可視化顯示支持單芯片或多芯片封裝 （MCP）設(shè)計，如Flip-chip,Wirebond, BGA 以及Leadframe支持全封裝或有限網(wǎng)絡(luò)的電路模型提取支持系統(tǒng)級信號完整性（SI）/電源完整性（PI）分

26、析界面友好，易于使用，尤其適用用封裝設(shè)計人員和新手比同類工具的RLC模型提取通?？?0倍以上三維全波引擎保證其精確的模型提取能力廣泛的IC封裝和系統(tǒng)級封裝（SiP）支持接口獨特的封裝模型電性能評估和圖形化顯示能力幫助用戶快速評估潛在的設(shè)計風(fēng)險并加以避免 靈活的Pin-Group選項使用戶可自由掌握模型規(guī)模；支持完整封裝設(shè)計的全模型提取，支持無 源器件模型的自由鏈接？支持非對稱Pi-或T-電路模型拓撲，精確模擬信號，電源和地之間的 相互耦合支持寬帶SPICE電路模型提取，其全波仿真引擎確保電路模型可驗證的仿真精度支持可壓縮的寬帶電路模型（通常是S參數(shù)模型大小的2%£右），大大提高時域仿

27、真的效率靈活的2D/3D顯示模式，表格化的結(jié)果輸出和打印3DFEM 3維電磁場分析提取Allegro Sigrity Package Assessment and Extraction Option內(nèi)嵌 3DEM0分析工具供快速，精確的全波頻率的IC封裝和印刷電路板為基礎(chǔ)的分析，全波動態(tài)電磁分析與專利技術(shù)，考慮到多層電路板結(jié)構(gòu)中的各種相互作用；三維有限元全波EM模塊已建成的2層電路板和更復(fù)雜的信號/電源/接地結(jié)構(gòu)EM分析和S參數(shù)提取。三維有BM元模塊具有與PowerSI相同的易于使用的圖形用戶界面主要功能還包括提供快速高精度全波段分析進行多層結(jié)構(gòu)的動態(tài)全波電磁場分析完美處理各種復(fù)雜結(jié)構(gòu)及2層板

28、結(jié)構(gòu)得到高精度的低頻段仿真結(jié)果與PowerSI緊密結(jié)合，方便上手特有仿真流程，快速完成仿真設(shè)置特有的自適應(yīng)Mesh方式加快仿真速度仿真速度比同類工具快10倍以上PowerDC -電熱一體分析工具Allegro Sigrity Package Assessment and Extraction Option內(nèi)嵌電熱一體分析工具 PowerDC。PowerDC是高效準確的電熱一體分析工具。集成的電熱混合仿真引擎給設(shè)計人員提供了準確的設(shè)計指 導(dǎo)，并降低了制造成本，縮減設(shè)計流程。PowerDC基于電磁場理論求出電源/地平面上的電壓分布、電流密度的矢量分布，過孔電流和電阻。全新的FEM仿真引擎在仿真精度

29、和效率上有了很大的提升。其精細的三角形網(wǎng)格剖分比其他工具采用的矩形網(wǎng)格在計算結(jié)果和顯示精度上要先進很多，另外特有的快速算法使工具即使在仿真大型PCB時也僅需數(shù)分鐘的時間。管理系統(tǒng)級的IR Drop分析如今的供電電壓越來越低，另一方面工作電流卻越來越大，這使得IR Drop分析成為高性能封裝和 PCB設(shè)計中的重要一步。PowerDC是一個操作非常簡單的，確保ASIC芯片獲得穩(wěn)定直流供電的工具。而且根據(jù)5%或更低噪聲容限的要求，設(shè)計人員發(fā)現(xiàn)有效的控制直流損耗可以更好的滿足交流噪聲的容限值。PowerDC通過對整個PDS系統(tǒng)快速準確的IR Drop分析可以實現(xiàn)對每個器件端對端的電壓控制。仿真結(jié)果可以靈活 顯示并用于確認布局