1、畢業(yè)設(shè)計開題報告課題：基于FPGA的CRC編解碼器的設(shè)計專業(yè)電氣工程及其自動化學(xué)生姓名 班級電氣115學(xué)號 指導(dǎo)教師 專業(yè)系主任 撰寫日期2015電氣工程學(xué)院課題名稱：基于FPGA的CRC編解碼器的設(shè)計課題類型： （） 應(yīng)用型 （ ） 研究型本課題的意義(本部分字?jǐn)?shù)不小于600字)在高速通信系統(tǒng)中，為了適應(yīng)速度和通信傳輸?shù)囊?，CRC校驗部分往往都設(shè)計為串行輸入的硬件實現(xiàn)。在數(shù)字通信系統(tǒng)中可靠與快速往往是一對矛盾的詞。若要求快速，則必然使得每個數(shù)據(jù)碼元所占的時間縮短、波形變窄、數(shù)量減少，從而在受到干擾后產(chǎn)生錯誤的可能性增加，傳送信息的可靠性下降。若是要求可靠，則使得傳送信息的可靠性下降。若是要

2、求可靠，則使得傳送消息的速率變慢。因此，如何合理地解決可靠性和速度這一對矛盾，是正確設(shè)計一個通信系統(tǒng)的關(guān)鍵問題之一。引起傳輸差錯的根本原因是信道內(nèi)存在噪聲及信道傳輸特性不理想造成的碼間串?dāng)_。為了盡可能地提供通信的可靠性就需要采用信道編碼技術(shù)，對可能或已經(jīng)出現(xiàn)的差錯進(jìn)行控制，CRC碼就是其中的一種編碼技術(shù)。循環(huán)冗余校驗是由分組線性碼的分支而來，其主要應(yīng)用是二元碼組。編碼簡單而且誤判概率很低，在通信系統(tǒng)中得到廣泛的應(yīng)用，各種現(xiàn)場總線協(xié)議中的數(shù)據(jù)幀的校驗一般采用這種檢驗方式。循環(huán)冗余校驗（Cyclic redundancy check,CRC）是一類重要的線性分組碼，因其編碼和解碼的方法簡單、檢錯糾

3、錯能力強(qiáng)而被廣泛應(yīng)用于許多領(lǐng)域以實現(xiàn)差錯控制。目前已經(jīng)有多種CRC的生成多項式被列為國際標(biāo)準(zhǔn)中，如在數(shù)字通信中使用的CRC-4、CRC-16以及ZIP,RAR,LANFDDI,IEEE1394中使用的CRC-32等。數(shù)字通信中的CRC實現(xiàn)主要分為硬件實現(xiàn)和軟件實現(xiàn)兩類。近年來迅速發(fā)展的FPGA技術(shù)改變了基于芯片集成的數(shù)字系統(tǒng)設(shè)計理念，在使用FPGA實現(xiàn)復(fù)雜數(shù)字系統(tǒng)時，可以利用FPGA的剩余資源實現(xiàn)一些簡單的功能模塊如（UART,CRC等）以替代專用集成電路芯片（ASIC），從而提高系統(tǒng)的集成度。循環(huán)冗余碼CRC校驗技術(shù)廣泛應(yīng)用于檢測及通信領(lǐng)域，是當(dāng)前在信源編碼中用來降低誤碼率的有效手段之一。2

4、. 課題的基本內(nèi)容： CRC碼由兩部分組成，前部分是信息碼，就是需要校驗的信息，后部分是校驗碼。實際的CRC校驗生成是采用二進(jìn)制模2算法得到的，即加法不進(jìn)位，減法不借位，是一種異或操作。如果數(shù)據(jù)在傳輸過程中沒有發(fā)生差錯，那么接收端收到的帶CRC校驗比特序列定能被同一生成多項式序列整除，即本設(shè)計完成12位信息加5位CRC校驗發(fā)送，接收，有兩個功能模塊構(gòu)成，CRC校驗生成模塊（發(fā)送）和CRC校驗檢錯模塊（接收），采用輸入、輸出都為并行的CRC校驗生成方式。3. 課題的研究方法、技術(shù)路線、設(shè)計（研究）方案：研究方法：搞清楚CRC碼的原理,分析仿真平臺進(jìn)行仿真驗證,最后下載到FPGA芯片實現(xiàn)CRC編解

5、碼電路.技術(shù)線路：運(yùn)用CRC編碼的原理，分析CRC的三種算法：比特型算法、查表型算法以及公式法，并進(jìn)行公示推導(dǎo)，可以得到CRC碼的產(chǎn)生與校驗算法，并利用軟件實現(xiàn)。設(shè)計方案：結(jié)合多數(shù)字信號處理間串行通信的應(yīng)用，采用標(biāo)準(zhǔn)的CRC碼，設(shè)計系統(tǒng)結(jié)構(gòu)，寫入模塊代碼。4. 課題的效果預(yù)測 本課題CRC編解碼器的設(shè)計運(yùn)用FPGA實現(xiàn)時由于內(nèi)部的LUT單元可實現(xiàn)任何4輸入的組合邏輯，故該設(shè)計的最大延遲有兩個邏輯門的延遲。編碼器設(shè)計無誤，則輸出的循環(huán)碼與計算結(jié)果一致。解碼器輸出為正確信息序列，信號位為低電平，解碼正確，如果輸出為接受信息與輸入信息一致且信息位為高電平則接受誤碼。5. 畢業(yè)設(shè)計（論文）進(jìn)度計劃起訖日期工 作 內(nèi) 容備 注3月8日3月28日畢業(yè)實習(xí)以及畢業(yè)設(shè)計的前期工作，完成中文文獻(xiàn)摘要、英文文獻(xiàn)翻譯、實習(xí)報告和設(shè)計的開題報告3月29日4月7日進(jìn)行開題陳述和答辯，設(shè)計正式開題4月8日4月14日軟件開發(fā)平臺搭建4月15日5月10日CRC工作原理5月11日5月24日用VHDL語言實現(xiàn)5月25日6月10日仿真調(diào)試與優(yōu)化6月11日6月20日撰寫畢業(yè)設(shè)計說明書，準(zhǔn)備畢業(yè)答辯6月21日6月27日完成畢業(yè)答辯以及設(shè)計資料的歸檔工作6. 開題報告審批意見指導(dǎo)教師意見：指導(dǎo)教師（簽字）：年 月 日專業(yè)系