1、數(shù)字系統(tǒng)設(shè)計實踐設(shè)計報告實驗DDS信號源的設(shè)計摘要DDS是直接數(shù)字頻率合成的縮寫。DDS技術(shù)是直接數(shù)字頻率合成技術(shù)。屬于第三代頻率合成技術(shù)，從“相位”概念合成頻率。該電路頻率分辨率高，可實現(xiàn)快速頻率切換，且在變化時能保持相位連續(xù)，易于實現(xiàn)頻率、相位和幅度的數(shù)控調(diào)制。利用DDS的這些優(yōu)點，本實驗采用FPGA+DAC設(shè)計了DDS信號發(fā)生器。這個程序會輸入一個頻率控制字，然后傳輸?shù)较辔焕奂悠鳎敵龈?位到正弦查找表。存儲在表中的數(shù)字波形將由D/A轉(zhuǎn)換器處理并濾波形成模擬波形?？刂谱趾洼敵鲱l率將通過乘法器和除法器由十六進制轉(zhuǎn)換成十進制，并顯示在數(shù)碼管上。關(guān)鍵詞:DDS，信號發(fā)生器，相位累積，頻率目錄T

2、OC o 1-3 h z u HYPERLINK l _RefHeading_Toc319705002 一、設(shè)計任務1 HYPERLINK l _RefHeading_Toc319705003 二、設(shè)計要求1 HYPERLINK l _RefHeading_Toc319705003 三、系統(tǒng)方案13. HYPERLINK l _RefHeading_Toc319705008 1 頻率控制字輸入模塊的論證與選擇13. HYPERLINK l _RefHeading_Toc319705008 2 rom模塊的論證與選擇13. HYPERLINK l _RefHeading_Toc319705008

3、 3 相位累加器模塊的論證與選擇23. HYPERLINK l _RefHeading_Toc319705008 4 相位寄存器模塊的論證與選擇23. HYPERLINK l _RefHeading_Toc319705008 5 頻率控制字M轉(zhuǎn)碼輸出模塊的論證與選擇23. HYPERLINK l _RefHeading_Toc319705008 6 輸出頻率轉(zhuǎn)化輸出模塊的論證與選擇33. HYPERLINK l _RefHeading_Toc319705008 7 輸出選擇模塊的論證與選擇3 HYPERLINK l _RefHeading_Toc319705010 四、系統(tǒng)理論分析與計算34.

4、1理論分析34.2理論計算4 HYPERLINK l _RefHeading_Toc319705010 五、電路與程序設(shè)計4 HYPERLINK l _RefHeading_Toc319705011 5.1電路的設(shè)計4 HYPERLINK l _RefHeading_Toc319705011 5.1.1DDS信號源頂層圖形設(shè)計45. HYPERLINK l _RefHeading_Toc319705012 1.2系統(tǒng)電路原理圖5 HYPERLINK l _RefHeading_Toc319705011 5.2程序的設(shè)計55. HYPERLINK l _RefHeading_Toc3197050

5、12 2.1頻率控制字輸入模塊的vhdl設(shè)計65. HYPERLINK l _RefHeading_Toc319705012 2.2相位累加器模塊的vhdl設(shè)計75. HYPERLINK l _RefHeading_Toc319705012 2.3輸出選擇模塊的vhdl設(shè)計8 HYPERLINK l _RefHeading_Toc319705016 六、測試方案與測試結(jié)果9 HYPERLINK l _RefHeading_Toc319705011 6.1測試方案96. HYPERLINK l _RefHeading_Toc319705012 1.1軟件測試96. HYPERLINK l _Re

6、fHeading_Toc319705012 1.2硬件測試9 HYPERLINK l _RefHeading_Toc319705011 6.2測試結(jié)果與分析106.2. HYPERLINK l _RefHeading_Toc319705017 1.測試結(jié)果106.2. HYPERLINK l _RefHeading_Toc319705018 2.測試分析與結(jié)論12設(shè)計任務利用FPGA+DAC設(shè)計了DDS信號發(fā)生器。設(shè)計要求1.分辨率優(yōu)于1Hz2.ROM表長8位，寬10位。3.輸出頻率優(yōu)于100kHz(每周期50點以上)4.顯示信號頻率/頻率控制字(可切換)5.輸入頻率控制字或直接輸出頻率。三、

7、系統(tǒng)方案3.1頻率控制字輸入模塊的演示和選擇選項1:輸入三位二進制數(shù)進行選擇，分別給M加1，10，100，1000，10000，100000。選項2:也是輸入一個三位二進制數(shù)進行選擇，控制M的不同位數(shù)加1，把20位的M分成5部分，每部分4位，最后把5部分組合起來給M賦值。選項:兩個選項的復雜度差不多，兩個選項都很直觀。我們在這里使用選項二。3.2 ROM模塊的演示和選擇ROM模塊的核心是正弦查詢表，它包含了一個周期正弦波的數(shù)字幅度信息，每個地址對應正弦波中圍的一個相位點。設(shè)計要求ROM表長度8位、位寬10位，即在正弦的一個周期（）中對波形采樣256（）個點。已知正弦波在一個周期存在正負兩個半周

8、，又由于DAC輸出的時候只能輸出正向的數(shù)據(jù)，所以我們需要在編碼時進行如下的公式轉(zhuǎn)換。公式：我們將公式導入Excel，a依次的取0256，計算得到x的數(shù)值，如下表所示為本次設(shè)計中實際采用的ROM數(shù)據(jù)。查找表將輸入的地址相位信息映射成正弦波幅度的數(shù)字信號，驅(qū)動DAC，輸出模擬量。我們知道FPGA芯片上D/A的輸入是8位，輸出是10位，符合設(shè)計要求。3.3相位累加器模塊的演示和選擇DDS系統(tǒng)的核心是相位累加器，它由加法器和相位寄存器組成。每個時鐘，相位寄存器步進遞增，相位寄存器的輸出加上頻率控制字(M)，然后輸入到正弦查找表地址。3.4相位寄存器模塊的演示和選擇累加器的高8位輸入相位寄存器以尋址Si

9、n表，然后輸出波形。3.5頻率控制字M的轉(zhuǎn)碼輸出模塊的演示和選擇用五個除法器對M進行轉(zhuǎn)碼，M經(jīng)過一個除法器后，余數(shù)作為十進制數(shù)M的第一位，商輸入第二個除法器，依此類推?？偣彩褂梦鍌€分頻器。3.6輸出變頻輸出模塊的演示和選擇同樣，使用五個分頻器來實現(xiàn)十進制輸出。3.7輸出選擇模塊的演示和選擇選項1:用系統(tǒng)提供的數(shù)據(jù)選擇器lpm_mux選擇輸出。選項2:自己寫一個數(shù)據(jù)選擇程序。選項:選項1稍微方便一點，但是選項2也非常簡單靈活，所以這里我用選項2來實現(xiàn)。四、系統(tǒng)理論分析與計算4.1理論分析為了更容易地控制輸出頻率的變化，可以使用相位累加器來使輸出頻率與時鐘頻率和相位增量的乘積成比例。下圖是本次設(shè)計

10、實際采用的設(shè)計圖紙:圖2.2 DDS基本原理結(jié)構(gòu)框圖工作流程:存儲在數(shù)據(jù)表中的數(shù)字波形經(jīng)D/A轉(zhuǎn)換器濾波后形成模擬波形。改變輸出信號的頻率:(1)改變查找表尋址的時鐘頻率和輸出波形的頻率。(2)改變輸出信號DDS的尋址步長和頻率。步長是數(shù)字波形查找表的相位增量。相位增量由累加器累加，累加器的值用作查找地址。正弦波在相位上的精度定義為n，那么分辨相當于。用時鐘頻率依次讀取數(shù)字相位圓周上各點，這里的數(shù)字值作為一個地址，讀出相應的ROM中的數(shù)值，然后通過DAC重構(gòu)成正弦波。這里多了一個相位累加器，它的作用是在讀取數(shù)字相位圓周上的各點時可以每隔M個點讀一個數(shù)值，M即為本次設(shè)計中的頻率控制字。這樣DAC

11、的輸出頻率應該滿足如下的公式：上式中的是DDS的系統(tǒng)工作時鐘，n通常的取值圍在2432，相位寄存器的輸出一般在1016位，若DAC為N位，則ROM的字長也需要選取N位。輸出正弦波的周期，輸出正弦比的頻率：頻率控制字該DDS的最小分辨率4.2 理論計算根據(jù)下面三個設(shè)計要求列出表達式:1.分辨率優(yōu)于1Hz2. ROM表長度8位、位寬10位3.輸出頻率優(yōu)于100kHz（每周期大于50個點）根據(jù)這三個公式得出m最小取17位，在實驗中可取m的位數(shù)為20，n的位數(shù)取24位,時鐘頻率fc取10mhz。動詞 （verb的縮寫）電路和程序設(shè)計5.1電路設(shè)計5 . 1 . 1 DDS信號源的頂層圖形設(shè)計系統(tǒng)電路原

12、理圖(1)信號產(chǎn)生部分(2)m變換部分(3)f變換部分(4)m和F開關(guān)顯示部分(5)總電路圖5.2程序設(shè)計5.2.1頻率控制字輸入模塊的vhdl設(shè)計圖書館ieee使用IEEE . STD _ logic _ 1164 . all；使用IEEE . STD _ logic _ unsigned . all；使用IEEE . STD _ logic _ arith . all；實體DDS輸入為端口(a，b，c，cp，clr:在std_logic中；q1、q2、q3、q4、q5:緩沖區(qū)無符號(3向下到0)；end ddsinputddsinput的架構(gòu)a為信號q:STD _ logic _ vect

13、or(2 down to 0)；開始q = c & b & a；流程(cp、q、clr)開始如果clr=1 那么q1 = 0000q2 = 0000q3 = 0000q4 = 0000q5 Q1 Q2 Q3 q4 q5 NULL結(jié)束案例；結(jié)束if；結(jié)束進程；結(jié)束a；5.2.2相位累加器模塊的vhdl設(shè)計圖書館ieee使用IEEE . STD _ logic _ 1164 . all；使用IEEE . STD _ logic _ unsigned . all；使用IEEE . STD _ logic _ arith . all；實體魏翔是port(m:in STD _ logic _ vecto

14、r(19 down to 0)；cp，clr:在std_logic中；data:out STD _ logic _ vector(23 down to 0)；結(jié)束魏翔；魏翔的建筑a是信號q:std_logic_vector(23下降到0)；開始流程(clr、cp、m、q)開始如果clr=1 那么q = 0000000elsif (cpevent and cp=1 )然后q = q+m；結(jié)束if；數(shù)據(jù) = q；結(jié)束進程；結(jié)束a；5.2.3輸出選擇模塊的vhdl設(shè)計圖書館ieee使用IEEE . STD _ logic _ 1164 . all；使用IEEE . STD _ logic _ ari

15、th . all；實體切歡是端口(en:in位；r:無符號(19下到0)；x:無符號(19向下到0)；f:out無符號(19向下到0)；結(jié)束；重慶的建筑a是開始過程(環(huán)境)開始如果en=1 那么f = r；否則f = x；結(jié)束if；結(jié)束進程；結(jié)束a；不及物動詞測試方案和測試結(jié)果6.1測試計劃軟件測試在quartus7.1環(huán)境下，對電路進行了仿真和測試。硬件測試A.將程序下載到EDA實驗箱進行測試，觀察是否與理論結(jié)果一致。B.引腳分配輸入:a，b，c:鍵0，1，2用來控制控制M加1的不同位數(shù)。Clr:鍵3，用于清除頻率控制字和相位加法器。Cp:按鍵5，用于推動頻率控制字模塊的操作。2: CLK1

16、，用于控制相位累加器和相位寄存器模塊的工作，驅(qū)動實驗箱的A/D模塊。輸出:F19.0:數(shù)碼管1，2，3，4，5，以十進制形式顯示M和F。6.2測試結(jié)果和分析測試結(jié)果A.模擬了頻率控制字輸入模塊結(jié)果與代碼功能一致，清除和添加功能沒有問題。b .模擬相位累加器模塊這里m是1，數(shù)據(jù)也是每個脈沖加1，表示功能正常。c .模擬輸出選擇模塊當en為1時，輸出f等于R，當en為0時，輸出f等于X，與理論相符。D.下載到實驗箱后，所有按鍵功能正常，頻率控制和頻率輸入輸出都沒有問題。數(shù)碼管可以對應顯示小數(shù)，示波器波形顯示也正常。如圖所示，數(shù)碼管上的輸出頻率與示波器上的輸出頻率相同。E.波形輸出頻率測試頻率控制字的m值輸出頻率的理論值輸出頻率的實際值絕對誤差值13107778.122千赫78.125千赫0.003千赫茲6152036.666千赫36.669千赫0.003千赫茲4915229.295千赫29.297千赫0.002千赫122887.323千赫7.324千赫0.001千赫81924.882千赫4.883千赫0.001千赫21121.258千赫1.259千赫0.001千赫1344801.024赫茲801.070赫茲0.046赫茲880524.480赫茲524.542赫茲0.062赫茲11266.752赫茲66.743赫茲0.009赫茲5029.8