1、文檔版本控制2 / 43文檔版本修改內(nèi)容REV1.0創(chuàng)建文檔REV1.02修正 AX7020 參數(shù)描述REV1.03修改了 J11 的管腳定義錯(cuò)誤REV2.0PCB 改板，EEPROM 的 SDA 管腳修改REV2.1修改了 PMOD 管腳分配定義錯(cuò)誤REV2.2修改了 DDR3 的型號(hào)：歸屬芯驛電子公司()所有, 并保留本手冊。非經(jīng)本公司(形其式)，同意，任何。及個(gè)人不得擅自摘錄或修改本手冊部分或全部內(nèi)容，違者感謝您黑金開發(fā)板，在使用產(chǎn)品之前，請仔細(xì)地閱讀該手冊并且確保知道如何正確使用該產(chǎn)品，不合理的操作可能會(huì)損壞開發(fā)板，使用過程中隨時(shí)參考該手冊以確保正確使用。此手冊不斷更新中，建議您使用時(shí)

2、版本。版本：本手冊使用 Xilinx提供的 Vivado 版本，請從 Xilinx正確的版本和使用提供的版本安裝。黑金官網(wǎng)：H:黑金淘寶店：3 / 43目 錄一、簡介6二、結(jié)構(gòu)尺寸8三、電源8四、ZYNQ7000101)2)3)JTAG 接口12FPGA 供電系統(tǒng)13ZYNQ 啟動(dòng)配置14五、時(shí)鐘配置14PS 系統(tǒng)時(shí)鐘源14PL 系統(tǒng)時(shí)鐘源15六、PS 端的外設(shè)16QSPI FLASH16DDR3 DRAM17千兆以太網(wǎng)接口216.4 USB2.024USB 轉(zhuǎn)串口25SD 卡槽27PS PMOD 連接器28用戶 LED29用戶按鍵30七、PL 端的外設(shè)317.1接口317.2 EEPROM

3、24LC04337.3 實(shí)時(shí)時(shí)鐘 DS1302347.4 擴(kuò)展口 J10367.5 擴(kuò)展口 J1138用戶 LED41用戶按鍵424 / 43黑金基于 XILINX ZYNQ7000 開發(fā)的開發(fā)板 2016 款正式發(fā)布了，型號(hào)為：AX7020 。的解決方案。它采用 ARM+FPGA SOC 技術(shù)此款開發(fā)是 XILINX 的 Zynq7000 SOC將雙核 ARM Cortex-A9 和 FPGA 可編程邏輯集成在一顆上。它采用的是 Xilinx 的Zynq7000 系列 XC7Z020-2CLG400I 作為處理器，在 ARM 和 FPGA 上分別具有豐富的硬件資源和的前期的開發(fā)進(jìn)程。接口。設(shè)

4、計(jì)上堅(jiān)持“精致、實(shí)用、簡潔”的設(shè)計(jì)理念，它不但適合于工作驗(yàn)證，也適合于硬件開發(fā)的硬件設(shè)計(jì)即軟硬件的系統(tǒng)協(xié)作，加快項(xiàng)目的圖 1-1 ZYNQ 開發(fā)板全貌5 / 43一、 簡介在這里，對這款 ZYNQ7000 開發(fā)AX7020 進(jìn)行簡單的功能介紹。此款開發(fā)板使用的是Xilinx 公司的Zynq7000 系列的，型號(hào)為 XC7Z020-2CLG400I，400 個(gè)引腳的 FBGA 封裝。ZYNQ7000可分成處理器系統(tǒng)部分 Prosor System（PS）和可編程邏輯部分 Programmable Logic（PL）。在 AX7020 開發(fā)板上，ZYNQ7000 的 PS部分和 PL 部分都搭載了

5、豐富的外部接口和設(shè)備，方便用戶的使用和功能驗(yàn)證。另外開發(fā)板上集成了 Xilinx USB Cable器電路，用戶只要用一個(gè) USB 線就可以對開發(fā)板進(jìn)行和調(diào)試。圖 1-2 為整個(gè) AX7020 整個(gè)系統(tǒng)的結(jié)構(gòu)示意圖：+5V電源接口電源開關(guān)串口接口USB OTGUSB接口PMOD接口千兆網(wǎng)口USB轉(zhuǎn)QSPI FLASHUSB2.0千兆以太網(wǎng)3.3V電源串口電源指示燈33.33M晶振1.5V電源512MByte DDR3ZYNQ7000 XC7Z020- 2CLG400I實(shí)時(shí)時(shí)鐘1.8V 電源512MByte DDR31.0V電源JTAG調(diào)試50M晶振電平轉(zhuǎn)換DDR電源EEPROM 24LC04M

6、UiScBro S調(diào)試卡口槽輸出圖 1-2 AX7020 結(jié)構(gòu)示意圖通過這個(gè)示意圖，可以看到，這個(gè)開發(fā)所能含有的接口和功能。 +5V 電源輸入,最大 2A 電流保護(hù)；Xilinx ARM+FPGAZynq-7000 XC7Z020-2CLG400I兩片大容量的 4Gbit（共 8Gbit）高速 DDR3 SDRAM,可作為 ZYNQ也可以作為操作系統(tǒng)運(yùn)行的內(nèi)存;數(shù)據(jù)的緩存，一片 256Mbit 的 QSPI FLASH, 可用作 ZYNQ的系統(tǒng)文件和用戶數(shù)據(jù)的;一路10/100M/1000M 以太網(wǎng)RJ-45 接口, 可用于和電腦或其它網(wǎng)絡(luò)設(shè)備進(jìn)行以太網(wǎng);一路圖像輸入輸出接口, 能實(shí)現(xiàn) 108

7、0P 的圖像傳輸；6 / 4340針擴(kuò)展口（34個(gè)IO口，1路5V，2路3.3V，3路GND40針擴(kuò)展口（34個(gè)IO口，1路5V，2路3.3V，3路GND1個(gè)復(fù)位鍵，2個(gè)PS按鍵，4個(gè)PL按鍵2個(gè)PS LED燈，4個(gè)PL LED燈一路高速 USB2.0 HOST 接口, 可用于開發(fā)板連接鼠標(biāo)、鍵盤和 U 盤等 USB 外設(shè);一路高速 USB2.0 OTG 接口, 用于和 PC 或 USB 設(shè)備的 OTG 通信;一路 USB Uart 接口, 用于和 PC 或外部設(shè)備的串口通信;一片的 RTC 實(shí)時(shí)時(shí)鐘，配有電池座，電池的型號(hào)為 CR1220。一片 IIC 接口的 EEPROM 24LC04;個(gè)

8、用戶發(fā)光二極管 LED, 2 個(gè) PS 控制，4 個(gè) PL 控制;個(gè)按鍵，1 個(gè) CPU 復(fù)位按鍵，2 個(gè) PS 控制按鍵，4 個(gè) PL 控制按鍵；板載一個(gè) 33.333Mhz 的有源晶振，給 PS 系統(tǒng)提供穩(wěn)定的時(shí)鐘源，一個(gè) 50MHz 的有源晶振，為 PL 邏輯提供額外的時(shí)鐘；2 路 40 針的擴(kuò)展口（2.54mm 間距），用于擴(kuò)展 ZYNQ 的 PL 部分的 IO。可以接 7寸 TFT 模塊、頭模塊和 AD/DA 模塊等擴(kuò)展模塊；一個(gè) 12 針的擴(kuò)展口（2.54mm 間距），用于擴(kuò)展 ZYNQ 的 PS 系統(tǒng)的 MIO；一路 USB JTAG 口，通過 USB 線及板載的 JTAG 電路

9、對 ZYNQ 系統(tǒng)進(jìn)行調(diào)試和。1 路 Micro SD(開發(fā)板背面），用于操作系統(tǒng)鏡像和文件系統(tǒng)。7 / 43二、 結(jié)構(gòu)尺寸開發(fā)板的尺寸為精簡的 130mm x 90mm, PCB 采用 8 層板設(shè)計(jì)。板子四周有 4 個(gè)螺絲定位孔，用于固定開發(fā)板，定位孔的孔徑為 3.5mm(直徑），資料中提供 dxf 結(jié)構(gòu)圖。三、 電源電源輸入：開發(fā)板供電電壓為 DC5V，請使用開發(fā)板自帶的電源,不要用其他規(guī)格的電源，以免損壞開發(fā)板。開發(fā)板上的電源設(shè)計(jì)示意圖如下:8 / 43CN1SW1U26F33.3V/3ATLV62130R GT保險(xiǎn)絲電源開關(guān)U251.5V/3ATLV62130R GTU32VTTVRE

10、FU24TLV62130R GT1.8V/3AU23GTU20SPX3819M5-3-3VCCIO/0.5A圖 3-1 原理圖中電源接口部分開發(fā)板通過+5V 供電, 通過四路 DC/DC 電源TLV62130RGT 轉(zhuǎn)化成+3.3V，+1.5V，+1.8V，+1.0V 四路電源， 每路輸出電流可高達(dá) 3A。通過一路 LDO SPX3819M5-3-3 產(chǎn)生VCCIO 電源，VCCIO 最要是針對 ZYNQ 的 B35 進(jìn)行供電，通過更換其它的 LDO，使得B35 的IO 適應(yīng)不同的電壓標(biāo)準(zhǔn)。1.5V 通過TI 的 TPS51200 生成DDR3 需要的VTT和 VREF 電壓。各個(gè)電源分配的功

11、能如下表所示：因?yàn)?ZYNQ 的 PS 和 PL 部分的電源有上電順序的要求，在電路設(shè)計(jì)中，已經(jīng)按照ZYQN 的電源要求設(shè)計(jì)，上電依次為 1.0V - 1.8V - 1.5 V - 3.3V - VCCIO，圖 3-2 為9 / 43電源功能+3.3VZYNQ VCCIO, 以太網(wǎng)，串口，, RTC， FLASH, EEPROM 以及 SD card+1.8VZYNQ 輔助電壓, ZYNQ PLL, ZYNQ B501 VCCIO, 以太網(wǎng)，USB2.0+1.0VZYNQ,的電壓+1.5VDDR3, ZYNQ B502VREF, VTTDDR3VCCIOZYNQ B35TPS512005V 電

12、源輸入電源的電路設(shè)計(jì)：圖3-2 開發(fā)板的電源設(shè)計(jì)在設(shè)計(jì) PCB 的時(shí)候，采用 8 層 PCB，預(yù)留了獨(dú)立的電源層和 GND 層，使得整個(gè)開發(fā)板的電源，具有非常好的穩(wěn)定性。在 PCB 板上認(rèn)板上的電壓。預(yù)留了各個(gè)電源的測試點(diǎn)，以便用戶確圖 3-3 實(shí)物圖中的電源測試點(diǎn)四、 ZYNQ7000開發(fā)板使用的是 Xilinx 公司的 Zynq7000 系列的，型號(hào)為 XC7Z020-2CLG400I。芯片的 PS 系統(tǒng)集成了兩個(gè) ARM Cortex-A9 處理器，AMBA互連，器，外部器接口和外設(shè)。這些外設(shè)主要包括 USB 總線接口，以太網(wǎng)接口，SD/SDIO 接口，I2C 總線接口，CAN 總線接口

13、，UART 接口，GPIO 等。PS 可以獨(dú)立運(yùn)行并在上電或復(fù)位下啟動(dòng)。ZYNQ7000的總體框圖如圖 4-1 所示10 / 43圖4-1 ZYNQ7000其中 PS 系統(tǒng)部分的主要參數(shù)如下：-基于 ARM 雙核 CortexA9 的應(yīng)用處理器的總體框圖每個(gè) CPU 32KB 1 級指令和數(shù)據(jù)緩存，512KB 2 級緩存 2 個(gè) CPU 共享片上 boot ROM 和 256KB 片內(nèi) RAM-外部接口，支持 16/32 bit DDR2、DDR3 接口-兩個(gè)千兆網(wǎng)卡支持：發(fā)散-DMA ，GMII，RGMII，SGMII 接口兩個(gè) USB2.0 OTG 接口，每個(gè)最多支持 12 節(jié)點(diǎn)兩個(gè) CA

14、N2.0B 總線接口兩個(gè) SD 卡、SDIO、MMC 兼容控制器2 個(gè) SPI，2 個(gè) UARTs，2 個(gè) I2C 接口4 組 32bit GPIO，54（32+22）作為 PS 系統(tǒng) IO，64 連接到 PLPS 內(nèi)和 PS 到 PL 的高帶寬連接其中 PL 邏輯部分的主要參數(shù)如下：邏輯單元 Logic Cells：85K查找表 LUTs: 53,200觸發(fā)器(flip-flops): 106,400乘法器 18x25MACCs：220Block RAM：4.9 Mb兩個(gè) AD 轉(zhuǎn)換器,可以測量片上電壓、溫度感應(yīng)和高達(dá) 17 外部差分輸入通道，1MBPS11 / 43XC7Z020-2CLG

15、400I為 BGA 封裝，400 個(gè)引腳，引腳間距為 0.8mm。再次說明一下 BGA 管腳，當(dāng)E3，G3 等等，因此使用 BGA 封裝的以后，引腳名稱變?yōu)橛勺帜?數(shù)字的形式，比如在看原理圖的時(shí)候，看到的字母+數(shù)字這種形式的，就是代表了 BGA的引腳。圖 3.1 為開發(fā)板所用的 XC7Z020實(shí)物圖。圖4-2 XC7Z020實(shí)物1)JTAG 接口首先來說 AX7020 開發(fā)板的 JTAG 調(diào)試接口, 在電路板上已經(jīng)集成了 JTAG 的調(diào)試電路，所以用戶無需額外的 Xilinx器。只要一根 USB 線就能進(jìn)行 ZYNQ 的開發(fā)和調(diào)試了。在 AX7020 開發(fā)板上通過一個(gè) FTDI 的 USB 橋

16、接FT232HL 實(shí)現(xiàn) PC 的 USB 和ZYNQ 的 JTAG 調(diào)試信號(hào) TCK,TDO,TMS,TDI 進(jìn)行數(shù)據(jù)通信。圖 4-3 為開發(fā)板上 JTAG 口的原理圖部分：圖4-3 原理圖中JTAG接口部分在 AX7020 開發(fā)板上，JTAG 接口的形式是 USB 接口方式的，用戶可以通過提供的12 / 43USB 線連接 PC 和 JTAG 接口進(jìn)行 ZYNQ 的系統(tǒng)調(diào)試。圖4-4 JTAG接口實(shí)物圖2)FPGA 供電系統(tǒng)接下來，說一下 AX7020 的電源設(shè)計(jì)部分。ZYNQ的電源分 PS 系統(tǒng)部分和 PL邏輯部分，兩部分的電源分別是獨(dú)立工作。PS 系統(tǒng)部分的電源和 PL 邏輯部分的電源都

17、有上電順序，不正常的上電順序可能會(huì)導(dǎo)致 ARM 系統(tǒng)和 FPGA 系統(tǒng)無法正常工作。PS 部分的電源有 V電引腳，接 1.0V；V、VAUX、VLL 和PS VCCO。V為 PS 內(nèi)核供AUX 為 PS 系統(tǒng)輔助供電引腳，接 1.8V；VLL 為 PS 的時(shí)鐘PLL 的電源供電引腳，也接 1.8V；PS VCCO 為B的電壓，包含 VCCO_MIO0，VCCO_MIO1和 VCCO_DDR，根據(jù)連接的外設(shè)不同，連接的電源電源也會(huì)不同，在 AX7020 開發(fā)板上，VCC_MIO0 連接 3.3V， VCCO_MIO1 連接 1.8V，VCCO_DDR 連接 1.5V。PS 系統(tǒng)要求上電順序分別為

18、先 V則相反。供電，然后 VAUX 和 VLL，最后為 PS VCCO。斷電的順序PL 部分的電源有 VCCVCCBRAM, VCCAUX 和 VCCO。V為 FPGA 內(nèi)核供電引腳，接 1.0V；VCCBRAM 為 FPGA Block RAM 的供電引腳；接 1.0V；VCCAUX 為 FPGA輔助供電引腳, 接 1.8V；VCCO 為 PL 的各個(gè) B的電壓，包含 B13，B34，BVCC35，在 AX7020 開發(fā)板上，B的電壓連接 3.3V。PL 系統(tǒng)要求上電順序分別為先供電，再是 VCCBRAM, 然后是VCCAUX，最后為 VCCO。如果 VCC和VCCBRAM的電壓一樣，可以同

19、時(shí)上電。斷電的順序則相反。13 / 433)ZYNQ 啟動(dòng)配置AX7020 開發(fā)支持三種啟動(dòng)模式。這三種啟動(dòng)模式分別是 JTAG 調(diào)試模式,QSPIFLASH 和 SD 卡啟動(dòng)模式。ZYNQ702上電后會(huì)檢測響應(yīng) MIO 口的電平來決定那種啟動(dòng)模式。用戶可以通過4-1 所示。板上的 J13 的跳線來選擇不同的啟動(dòng)模式。J13 啟動(dòng)模式配置如下表表4-1 J13啟動(dòng)模式配置五、 時(shí)鐘配置AX7020 開發(fā)板上分別為 PS 系統(tǒng)和 PL 邏輯部分提供了有源時(shí)鐘，是 PS 系統(tǒng)和 PL 邏輯可以單獨(dú)工作。5.1 PS 系統(tǒng)時(shí)鐘源ZYNQ入連接到 ZYNQ通過開發(fā)板上的 X1 晶振為 PS 部分提供

20、33.333MHz 的時(shí)鐘輸入。時(shí)鐘的輸?shù)?B500 的 PS_CLK_500 的管腳上。其原理圖如圖 5-1 所示：圖5-1 PS部分的有源晶振圖 5-2 為有源晶振實(shí)物圖14 / 43J13跳帽位置啟動(dòng)模式連接左邊兩個(gè)引腳SD Card連接中間兩個(gè)引腳QSPI FLASH連接右邊邊兩個(gè)引腳JTAG圖5-2 33.333Mhz有源晶振實(shí)物圖時(shí)鐘引腳分配：5.2 PL 系統(tǒng)時(shí)鐘源AX7020 開發(fā)板上提供了單端 50MHz 的 PL 系統(tǒng)時(shí)鐘源，3.3V 供電。晶振輸出連接到FPGA 的全局時(shí)鐘(MRCC)，這個(gè) GCLK 可以用來驅(qū)動(dòng) FPGA 內(nèi)的用戶邏輯電路。該時(shí)鐘源的原理圖如圖 5-3

21、 所示圖 5-3 PL系統(tǒng)時(shí)鐘源圖 5-4 為有源晶振 50MHz 的實(shí)物圖15 / 43信號(hào)名稱ZYNQ 引腳PS_CLK_500E7圖5-4 50Mhz有源晶振實(shí)物圖PL 時(shí)鐘引腳分配：六、 PS 端的外設(shè)因?yàn)?ZYNQ 是由 ARM 系統(tǒng) PS 部分和 FPGA 邏輯 PL 部分組成，開發(fā)板上有些外設(shè)是連接到 PS 的 IO 上，有些外設(shè)是連接到開發(fā)板的 PL 的 IO 上。首先設(shè)做介紹。先對 PS 部分連接的外6.1 QSPI Flash開發(fā)板配有一片 256Mbit 大小的 Quad-SPI FLASH，型號(hào)為 W25Q256，它使用3.3V CMOS 電壓標(biāo)準(zhǔn)。由于 QSPI FL

22、ASH 的非易失特性，在使用中， 它可以作為系統(tǒng)的啟動(dòng)設(shè)備來系統(tǒng)的啟動(dòng)鏡像。這些鏡像主要包括 FPGA 的 bit 文件、ARM 的應(yīng)用程序代碼以及其它的用戶數(shù)據(jù)文件。QSPI FLASH 的具體型號(hào)和相關(guān)參數(shù)見表 6-1。表6-1 QSPI Flash的型號(hào)和參數(shù)QSPI FLASH 連接到 ZYNQ的 PS 部分 B500 的 GPIO 口上，在系統(tǒng)設(shè)計(jì)中需要配置這些 PS 端的 GPIO 口功能為 QSPI FLASH 接口。為圖 6-1 為 QSPI Flash 在硬件連接示意圖。16 / 43位號(hào)類型容量廠家U15W25Q25632M Byte信號(hào)名稱ZYNQ 引腳PL_GCLKU1

23、8圖6-1 QSPI Flash連接示意圖配置引腳分配：6.2 DDR3 DRAMAX7020開發(fā)板上配有兩個(gè)SK hynix(海力士）的4Gbi（t 512MB）的DDR3(共計(jì)8Gbit),型號(hào)為H5TQ4G63AFR-PBC（兼容MT41J256M16RE-125）。DDR的總線寬度共為32bit。DDR3 SDRAM的最高運(yùn)行速度可達(dá)533MHz(數(shù)據(jù)速率1066Mbps)。該DDR3系統(tǒng)直接連接到了ZYNQ處理系統(tǒng)（PS）的B下表6-1所示。502的器接口上。DDR3 SDRAM的具體配置如表6-1 DDR3 SDRAM配置17 / 43位號(hào)類型容量廠家信號(hào)名稱ZYNQ 引腳名ZYN

24、Q 引腳號(hào)QSPI_CLKPS_MIO6_500A5QSPI_CSPS_MIO1_500A7QSPI_D0PS_MIO2_500B8QSPI_D1PS_MIO3_500D6QSPI_D2PS_MIO4_500B7QSPI_D3PS_MIO5_500A6DDR3 的硬件設(shè)計(jì)需要嚴(yán)格考慮信號(hào)完整性，在電路設(shè)計(jì)和 PCB 設(shè)計(jì)的時(shí)候已經(jīng)充分考慮了匹配電阻/終端電阻,走線阻抗控制，走線等長控制，DDR3 DRAM 的硬件連接示意圖如圖 6-2 所示:保證 DDR3 的高速穩(wěn)定的工作。圖6-2 DDR3 DRAM原理圖部分圖 6-3 為 DDR3 DRAM 實(shí)物圖18 / 43U8,U9H5TQ4G63

25、AFR-PBC256M x 16bitmicron圖 6-3 DDR3 DRAM 實(shí)物圖DDR3 DRAM 引腳分配：19 / 43信號(hào)名稱ZYNQ 引腳名ZYNQ 引腳號(hào)DDR3_DQS0_PPS_DDR_DQS_P0_502C2DDR3_DQS0_NPS_DDR_DQS_N0_502B2DDR3_DQS1_PPS_DDR_DQS_P1_502G2DDR3_DQS1_NPS_DDR_DQS_N1_502F2DDR3_DQS2_PPS_DDR_DQS_P2_502R2DDR3_DQS2_NPS_DDR_DQS_N2_502T2DDR3_DQS3_PPS_DDR_DQS_P3_502W5DDR3

26、_DQS4_NPS_DDR_DQS_N3_502W4DDR3_DQ0PS_DDR_DQ0_502C3DDR3_DQ 1PS_DDR_DQ1_502B3DDR3_DQ 2PS_DDR_DQ2_502A2DDR3_DQ 3PS_DDR_DQ3_502A420 / 43DDR3_DQ 4PS_DDR_DQ4_502D3DDR3_DQ 5PS_DDR_DQ5_502D1DDR3_DQ 6PS_DDR_DQ6_502C1DDR3_DQ 7PS_DDR_DQ7_502E1DDR3_DQ 8PS_DDR_DQ8_502E2DDR3_DQ 9PS_DDR_DQ9_502E3DDR3_DQ 10PS_DDR_D

27、Q10_502G3DDR3_DQ 11PS_DDR_DQ11_502H3DDR3_DQ 12PS_DDR_DQ12_502J3DDR3_DQ 13PS_DDR_DQ13_502H2DDR3_DQ 14PS_DDR_DQ14_502H1DDR3_DQ 15PS_DDR_DQ15_502J1DDR3_DQ 16PS_DDR_DQ16_502P1DDR3_DQ 17PS_DDR_DQ17_502P3DDR3_DQ 18PS_DDR_DQ18_502R3DDR3_DQ 19PS_DDR_DQ19_502R1DDR3_DQ 20PS_DDR_DQ20_502T4DDR3_DQ 21PS_DDR_DQ21

28、_502U4DDR3_DQ 22PS_DDR_DQ22_502U2DDR3_DQ 23PS_DDR_DQ23_502U3DDR3_DQ 24PS_DDR_DQ24_502V1DDR3_DQ 25PS_DDR_DQ25_502Y3DDR3_DQ 26PS_DDR_DQ26_502W1DDR3_DQ 27PS_DDR_DQ27_502Y4DDR3_DQ 28PS_DDR_DQ28_502Y2DDR3_DQ 29PS_DDR_DQ29_502W3DDR3_DQ 30PS_DDR_DQ30_502V2DDR3_DQ 31PS_DDR_DQ31_502V3DDR3_DM0PS_DDR_DM0_502A1

29、DDR3_DM1PS_DDR_DM1_502F1DDR3_DM2PS_DDR_DM2_502T1DDR3_DM3PS_DDR_DM3_502Y16.3 千兆以太網(wǎng)接口AX7020 開發(fā)板上通過 Realtek RTL8211E-VL 以太網(wǎng) PHY用戶提供網(wǎng)絡(luò)通信服務(wù)。21 / 43DDR3_A0PS_DDR_A0_502N2DDR3_A1PS_DDR_A1_502K2DDR3_A2PS_DDR_A2_502M3DDR3_A3PS_DDR_A3_502K3DDR3_A4PS_DDR_A4_502M4DDR3_A5PS_DDR_A5_502L1DDR3_A6PS_DDR_A6_502L4DDR3

30、_A7PS_DDR_A7_502K4DDR3_A8PS_DDR_A8_502K1DDR3_A9PS_DDR_A9_502J4DDR3_A10PS_DDR_A10_502F5DDR3_A11PS_DDR_A11_502G4DDR3_A12PS_DDR_A12_502E4DDR3_A13PS_DDR_A13_502D4DDR3_A14PS_DDR_A14_502F4DDR3_BA0PS_DDR_BA0_502L5DDR3_BA1PS_DDR_BA1_502R4DDR3_BA2PS_DDR_BA2_502J5DDR3_S0PS_DDR_CS_B_502N1DDR3_RASPS_DDR_RAS_B_5

31、02P4DDR3_CASPS_DDR_CAS_B_502P5DDR3_S_DDR_WE_B_502M5DDR3_ODTPS_DDR_ODT_502N5DDR3_RESETPS_DDR_DRST_B_502B4DDR3_CLK_PPS_DDR_CKP_502L2DDR3_CLK_NPS_DDR_CKN_502M2DDR3_CKEPS_DDR_CKE_502N3以太網(wǎng) PHY是連接到 ZYNQ 的 PS 端 B501 的 GPIO 接口上。RTL8211E-VL支持 10/100/1000 Mbps 網(wǎng)絡(luò)傳輸速率，通過 RGMII 接口跟 Zynq7000 PS 系統(tǒng)的 MAC 層進(jìn)行數(shù)據(jù)通信。R

32、TL8211E-VL 支持DI/MDX 自適應(yīng)，各種速度自適應(yīng)，Master/Slave 自適應(yīng)，支持 MDIO 總線進(jìn)行 PHY 的寄存器管理。RTL8211E-VL 上電會(huì)檢測一些特定的 IO 的電平狀態(tài)，從而確定自己的工作模式。表 6-2描述了 GPHY上電之后的默認(rèn)設(shè)定信息。表 6-2 PHY當(dāng)網(wǎng)絡(luò)連接到千兆以太網(wǎng)時(shí)，F(xiàn)PGA 和 PHY默認(rèn)配置值RTL8211E-VL 的數(shù)據(jù)傳輸時(shí)通過 RGMII總線通信，傳輸時(shí)鐘為 125Mhz，數(shù)據(jù)在時(shí)鐘的上升沿和下降樣采樣。當(dāng)網(wǎng)絡(luò)連接到百兆以太網(wǎng)時(shí)，F(xiàn)PGA 和 PHYRTL8211E-VL 的數(shù)據(jù)傳輸時(shí)通過 RMII總線通信，傳輸時(shí)鐘為 25

33、Mhz。數(shù)據(jù)在時(shí)鐘的上升沿和下降樣采樣。圖 6-4 為 ZYNQ 與以太網(wǎng) PHY連接示意圖:圖 6-4 FPGA 與 PHY 連接示意圖圖 6-5 為以太網(wǎng) PHY的實(shí)物圖22 / 43配置 Pin 腳說明配置值PHYAD2:0MDIO/MDC 模式的 PHY 地址PHY Address 為 001SELRGVRGMII 1.8V 或 1.5V 電平選擇1.8VAN1:0自協(xié)商配置(10/100/1000M)自適應(yīng)RX DelayRX 時(shí)鐘 2ns 延時(shí)延時(shí)TX DelayTX 時(shí)鐘 2ns 延時(shí)延時(shí)圖 6-5 以太網(wǎng) PHY實(shí)物圖以太網(wǎng)引腳分配如下：23 / 43信號(hào)名稱ZYNQ 引腳名Z

34、YNQ 引腳號(hào)備注ETH_GCLKPS_MIO16_501A19RGMII 發(fā)送時(shí)鐘ETH_TXD0PS_MIO17_501E14發(fā)送數(shù)據(jù) bitETH_TXD1PS_MIO18_501B18發(fā)送數(shù)據(jù) bit1ETH_TXD2PS_MIO19_501D10發(fā)送數(shù)據(jù) bit2ETH_TXD3PS_MIO20_501A17發(fā)送數(shù)據(jù) bit3ETH_TXCTLPS_MIO21_501F14發(fā)送使能信號(hào)ETH_RXCKPS_MIO22_501B17RGMII 接收時(shí)鐘ETH_RXD0PS_MIO23_501D11接收數(shù)據(jù) Bit0ETH_RXD1PS_MIO24_501A16接收數(shù)據(jù) Bit1ETH_

35、RXD2PS_MIO25_501F15接收數(shù)據(jù) Bit2ETH_RXD3PS_MIO26_501A15接收數(shù)據(jù) Bit3ETH_RXCTLPS_MIO27_501D13接收數(shù)據(jù)有效信號(hào)ETH_MDCPS_MIO52_501C10MDIO 管理時(shí)鐘ETH_MDIOPS_MIO53_501C11MDIO 管理數(shù)據(jù)6.4 USB2.0AX7020使用的USB2.0收發(fā)器是一個(gè)1.8V的，高速的支持ULPI標(biāo)準(zhǔn)接口的USB3320C-EZK。ZYNQ的USB總線接口和USB3320C-EZK收發(fā)器相連接，實(shí)現(xiàn)高速的USB2.0Host模式和Slave模式的數(shù)據(jù)通信。USB3320C的USB的數(shù)據(jù)和控制

36、信號(hào)連接到ZYNQPS端的B501的IO口上，一個(gè)24MHz的晶振為USB3320C提供系統(tǒng)時(shí)鐘。開發(fā)板上為用戶提供了兩個(gè) USB 接口,一個(gè)是 Host USB 口，一個(gè)是 Slave USB 口。分別為扁型 USB 接口(USB Type A) 和微型 USB 接口(Micro USB), 方便用戶連接不同的 USB 外設(shè)。用戶可以通過開發(fā)板上的 J5，J6 的跳線實(shí)現(xiàn) Host 和 Slave 的切換。表 6-3 為模式切換說明：表 6-3 USB 接口模式切換說明ZYNQ處理器和USB3320C-EZK連接的示意圖如6-6所示：圖 6-6 Zynq7000 和 USB間連接示意圖圖 6

37、-7 為 USB2.0 部分的實(shí)物圖，U11 為 USB3320C，J3 為 Host USB 接口, J4 為 SlaveUSB 接口。跳線帽 J5 和 J6 用于 Host 和 Slave 模式的選擇。24 / 43J5, J6 狀態(tài)USB 模式說明J5 和 J6 安裝跳線帽HOST 模式開發(fā)板作為主設(shè)備，USB 口連接鼠標(biāo)，鍵盤，USB 等從外設(shè)J5 和 J6 不安裝跳線帽Slave 模式開發(fā)板作為從設(shè)備，USB 口連接電腦圖 6-7 USB2.0 部分的實(shí)物圖USB2.0 引腳分配：6.5 USB 轉(zhuǎn)串口AX7020開發(fā)板采用Silicon Labs CP2102GM的USB轉(zhuǎn)UART

38、USB接口，用戶可以用一根Micro USB線連接到PC上進(jìn)行串口通信。, USB接口采用Micro25 / 43信號(hào)名稱ZYNQ 引腳名ZYNQ 引腳號(hào)備注OTG_DATA4PS_MIO28_501C16USB 數(shù)據(jù) Bit4OTG_DIRPS_MIO29_501C13USB 數(shù)據(jù)方向信號(hào)OTG_STPPS_MIO30_501C15USB 停止信號(hào)OTG_NXTPS_MIO31_501E16USB 下一數(shù)據(jù)信號(hào)OTG_DATA0PS_MIO32_501A14USB 數(shù)據(jù) Bit0OTG_DATA1PS_MIO33_501D15USB 數(shù)據(jù) Bit1OTG_DATA2PS_MIO34_501A

39、12USB 數(shù)據(jù) Bit2OTG_DATA3PS_MIO35_501F12USB 數(shù)據(jù) Bit3OTG_CLKPS_MIO36_501A11USB 時(shí)鐘信號(hào)OTG_DATA5PS_MIO37_501A10USB 數(shù)據(jù) Bit5OTG_DATA6PS_MIO38_501E13USB 數(shù)據(jù) Bit6OTG_DATA7PS_MIO39_501C18USB 數(shù)據(jù) Bit7OTG_RESETNPS_MIO46_501D16USB 復(fù)位信號(hào)UART的TX/RX信號(hào)與ZYNQ EPP 的PS B設(shè)置為1.8V，但CP2102GM的數(shù)據(jù)電平為3.3V,501的信號(hào)相連，因?yàn)樵揃的VCCMIO這里通過TXS01

40、02DCUR電平轉(zhuǎn)換來連接。CP2102GM和ZYNQ連接的示意圖如圖6-8所示：圖 6-8 CP2102GM 連接示意圖圖 6-9 為 USB 轉(zhuǎn)串口的實(shí)物圖圖 6-9 USB 轉(zhuǎn)串口實(shí)物圖ZYNQ 串口引腳分配：Silicon Labs 為主機(jī) PC 提供了虛擬 COM 端口（VCP）驅(qū)動(dòng)程序。這些驅(qū)動(dòng)程序允許26 / 43信號(hào)名稱ZYNQ 引腳名ZYNQ 引腳號(hào)備注UART_TXPS_MIO48_501B12Uart數(shù)據(jù)輸出UART_RXPS_MIO49_501C12Uart數(shù)據(jù)輸入CP2102GM USB-UART 橋接設(shè)備在通信應(yīng)用（例如，TeraTerm 或超級終端）顯示為一個(gè) C

41、OM 端口。VCP 設(shè)備驅(qū)動(dòng)程序必須在 PC 主機(jī)與 AX7020 開發(fā)板板建立通信前進(jìn)行安裝。6.6 SD 卡槽AX7020開發(fā)板包含了一個(gè)Micro型的SD卡接口，以提供用戶SD卡器，用于存儲(chǔ)ZYNQ的BOOT程序，Linux操作系統(tǒng)內(nèi)核, 文件系統(tǒng)以及其它的用戶數(shù)據(jù)文件。SDIO信號(hào)與ZYNQ的PS B但SD卡的數(shù)據(jù)電平為3.3V,501的IO信號(hào)相連，因?yàn)樵揃的VCCMIO設(shè)置為1.8V，這里通過TXS02612電平轉(zhuǎn)換器來連接。Zynq7000 PS和SD卡連接器的原理圖如圖6-10所示。圖 6-10 SD 卡連接示意圖SD 卡槽在開發(fā)板的背面，圖 6-11 SD 卡槽實(shí)物圖圖 6-

42、11 SD 卡槽實(shí)物圖27 / 43SD 卡槽引腳分配6.7 PS PMOD 連接器AX7020 開發(fā)板預(yù)留了一個(gè) 12 針 2.54mm 間距的 PMOD 接口(J12)用于連接 PSB500 的 IO 和外部模塊或電路。因?yàn)?B500 的 IO 是 3.3V 標(biāo)準(zhǔn)的，所以連接的外部設(shè)備和電路的信號(hào)也需要 3.3V 電平標(biāo)準(zhǔn)。PMOD 連接器的原理圖如圖 6-12 所示圖 6-12 PMOD 連接器原理圖圖 6-13 為 PS PMOD 連接器的實(shí)物圖28 / 43信號(hào)名稱ZYNQ 引腳名ZYNQ 引腳號(hào)備注SD_CLKPS_MIO40D14SD時(shí)鐘信號(hào)SD_CMDPS_MIO41C17SD

43、命令信號(hào)SD_D0PS_MIO42E12SD數(shù)據(jù)Data0SD_D1PS_MIO43A9SD數(shù)據(jù)Data1SD_D2PS_MIO44F13SD數(shù)據(jù)Data2SD_D3PS_MIO45B15SD數(shù)據(jù)Data3SD_CDPS_MIO47B14SD卡信號(hào)圖 6-13 PS PMOD 連接器的實(shí)物圖PS PMOD 連接器的引腳分配6.8 用戶 LEDAX7020 開發(fā)板上，PS 部分的 B使用這兩個(gè) LED 燈來調(diào)試程序。當(dāng) B電壓為低時(shí)，LED 會(huì)被點(diǎn)亮。ZYNQ B500 IO 上連接了 2 個(gè) LED 發(fā)光二極管，用戶可以500 IO 電壓為高時(shí)，LED 燈熄滅，當(dāng) B500 IO500 IO

44、和 LED 燈連接的示意圖如圖 6-14 所示：29 / 43PMOD 管腳信號(hào)名稱ZYNQ 引腳名ZYNQ 引腳號(hào)PIN1PMOD_IO0PS_MIO11_500C6PIN2PMOD_IO2PS_MIO9_500B5PIN3PMOD_IO3PS_MIO15_500C8PIN4PMOD_IO4PS_MIO7_500D8PIN5GND-PIN6+3.3V-PIN7PMOD_IO1PS_MIO10_500E9PIN8PMOD_IO6PS_MIO8_500D5PIN9PMOD_IO7PS_MIO14_500C5PIN10PMOD_IO5PS_MIO12_500D9PIN11GND-PIN12+3.3

45、V-圖 6-14 Zynq-7000 和 LED 燈連接示意圖圖 6-15 為 PS 的 LED 燈實(shí)物圖圖 6-15 PS 的 LED 燈實(shí)物圖PS LED 燈的引腳分配6.9 用戶按鍵AX7020 開發(fā)板上，PS 部分的 B501 IO 上連接了 2 個(gè)用戶按鍵，用戶可以使用這兩個(gè)用戶按鍵來測試輸入信號(hào)和中斷觸發(fā)。設(shè)計(jì)中按鍵按下，輸入到 ZYNQ B501 IO 上的信號(hào)電壓為低，沒有按下時(shí)，信號(hào)為高。 ZYNQ B所示：501 IO 和按鍵連接的示意圖如圖 6-1630 / 43信號(hào)名稱ZYNQ 引腳名ZYNQ 引腳號(hào)備注MIO0_LEDPS_MIO0_500E6PS LED1燈MIO1

46、3_LEDPS_MIO13_500E8PS LED2燈圖 6-16 Zynq-7000 和按鍵連接示意圖圖 6-17 為 PS 的按鍵實(shí)物圖圖 6-17 PS 的按鍵實(shí)物圖PS LED 燈的引腳分配七、 PL 端的外設(shè)下面再對 PL 部分（FPGA 邏輯部分）連接的外設(shè)做一下介紹。接口7.1，全稱為晰度多輸出接口。AX7020 開發(fā)板上通過 FPGA 的差分 IO直接連接到接口的差分信號(hào)和時(shí)鐘，在 FPGA實(shí)現(xiàn) HMDI 信號(hào)的差分轉(zhuǎn)并行再進(jìn)行編，實(shí)現(xiàn) DMI 數(shù)字輸入和輸出的傳輸解決方案，最高支持 1080P60Hz 的輸入和輸出的功能。的信號(hào)連接到 ZYNQ 的 PL 部分的B34 上，圖

47、 6-1-1 為設(shè)計(jì)的原理圖，31 / 43信號(hào)名稱ZYNQ 引腳名ZYNQ 引腳號(hào)備注MIO_KEY1PS_MIO50_501B13PS用戶按鍵KEY1MIO_KEY2PS_MIO51_501B9PS用戶按鍵KEY2當(dāng)開發(fā)板作為顯示設(shè)備時(shí)（IN），主設(shè)備（信號(hào)作為輸入，HPD(hot plug detect)OUT）時(shí)，則相反。信號(hào)作為輸出。當(dāng)開發(fā)板作為圖 7-1 為設(shè)計(jì)的原理圖開發(fā)板在作為主設(shè)備（OUT）時(shí),需要提供給顯示設(shè)備一個(gè)+5V 的電源。電源輸出控制電路如圖 7-2 所示圖 7-25V 輸出電路另外 HMDI 主設(shè)備會(huì)通過 IIC 總線顯示設(shè)備的 EDID 設(shè)備信息。FPGA 的管

48、腳電平是 3.3V, 但轉(zhuǎn)換電路如圖 7-3 所示的電平是+5V, 這里需要電平轉(zhuǎn)換GTL2002D 來連接。IIC 的圖 7-3 GTL2002D 電平轉(zhuǎn)換電路圖 7-4 為接口的實(shí)物圖32 / 43圖 7-4接口的實(shí)物圖接口的引腳分配7.2 EEPROM 24LC04AX7020 開發(fā)板板載了一片 EEPROM，型號(hào)為 24LC04,容量為：4Kbit（2*256*8bit），由 2 個(gè) 256byte 的 block 組成,通過 IIC 總線進(jìn)行通信。板載 EEPROM 就是為了學(xué)習(xí) IIC 總線的通信方式。EEPROM 的I2C 信號(hào)連接的ZYNQ PL 端的B34 IO 口上。圖7-

49、5 為EEPROM33 / 43信號(hào)名稱ZYNQ 引腳名ZYNQ 引腳號(hào)備注_CLK_PIO_L13P_T2_MRCC_34N18時(shí)鐘信號(hào)正_CLK_NIO_L13N_T2_MRCC_34P19時(shí)鐘信號(hào)負(fù)_D0_PIO_L16P_T2_34V20數(shù)據(jù)0正_D0_NIO_L16N_T2_34W20數(shù)據(jù)0負(fù)_D1_PIO_L15P_T2_DQS_34T20數(shù)據(jù)1正_D1_NIO_L15N_T2_DQS_34U20數(shù)據(jù)1負(fù)_D2_PIO_L14P_T2_SRCC_34N20數(shù)據(jù)2正_D2_NIO_L14N_T2_SRCC_34P20數(shù)據(jù)2負(fù)_SCLIO_L20N_T3_34R18IIC時(shí)鐘_SDAI

50、O_L19P_T2_34R16IIC數(shù)據(jù)_CECIO_L17P_T2_34Y18信號(hào)_HPDIO_L17N_T2_34Y19熱插拔檢測信號(hào)_OUT_ENIO_L18P_T2_34V16電源輸出控制的原理圖圖 7-5 EEPROM 原理圖部分圖 7-6 為 EEPROM 實(shí)物圖圖 7-6 EEPROM 實(shí)物圖EEPROM 引腳分配：7.3 實(shí)時(shí)時(shí)鐘 DS1302開發(fā)板板載了一片實(shí)時(shí)時(shí)鐘 RTC，型號(hào) DS1302，他的功能是提供到 2099 年內(nèi)的日歷功能，年月日時(shí)分秒還有。如果系統(tǒng)中需要時(shí)間的話，那么 RTC 就需要涉及到產(chǎn)品中。他外部需要接一個(gè) 32.768KHz 的無源時(shí)鐘，提確的時(shí)鐘源給

51、時(shí)鐘，這樣才能讓 RTC34 / 43信號(hào)名稱ZYNQ 引腳名ZYNQ 引腳號(hào)備注EEPROM_I2C_SCLIO_25_34T19IIC時(shí)鐘信號(hào)EEPROM_I2C_SDAIO_L12N_T1_34U19IIC數(shù)據(jù)信號(hào)可以準(zhǔn)確的提供時(shí)鐘信息給產(chǎn)品。同時(shí)為了產(chǎn)品掉電以后，實(shí)時(shí)時(shí)鐘還可以正常運(yùn)行，一般需要另外配一個(gè)電池給時(shí)鐘供電，圖 6-3-1 中為 BT1 為電池座，紐扣電池（型號(hào)CR1220，電壓為 3V）放入以后，當(dāng)系統(tǒng)掉電池，紐扣電池還可以給 DS1302 供電，這樣，不管產(chǎn)品是否供電，DS1302 都會(huì)正常運(yùn)行，不會(huì)間斷，可以提供持續(xù)不斷的時(shí)間信息。RTC的接口信號(hào)也是連接到 ZYNQ

52、 PL 端的 B理圖34 和 B35 IO 口上。圖 7-7 為 DS1302 原圖 7-7 DS1302 原理圖圖 7-8 為 DS1302 實(shí)物圖圖 7-8 DS1302 實(shí)物圖DS1302 接口引腳分配：35 / 43信號(hào)名稱ZYNQ 引腳名ZYNQ 引腳號(hào)備注RTC _SCLKIO_0_34R19RTC的時(shí)鐘信號(hào)RTC_RESETIO_L22N_T3_AD7N_35L15RTC的復(fù)位信號(hào)RTC _DATAIO_L22P_T3_AD7P_35L14RTC的數(shù)據(jù)信號(hào)7.4 擴(kuò)展口 J10擴(kuò)展口 J10 為 40 管腳的 2.54mm 的雙排連接器，為用戶擴(kuò)展的外設(shè)和接口，目前ALINX 黑

53、金提供的模塊有：ADDA 模塊，液晶屏模塊，千兆以太網(wǎng)模塊，音頻輸入輸出模塊，矩陣鍵盤模塊，500W 雙目視覺頭模塊。擴(kuò)展口上包含 5V 電源 1 路，3.3V 電源 2 路，地 3 路，IO 口 34 路。IO 口的信號(hào)連接到 ZYNQ PL 的 B為 3.3V，擴(kuò)展口 J10 的部分 IO 可以通過更換開發(fā)板上電源35 和 B35 上，電平默認(rèn)(SPX3819M5-3-3)改變 IO 的電平。切勿直接跟 5V 設(shè)備直接連接，以免燒壞 FPGA。如果要接 5V 設(shè)備，需要接電平轉(zhuǎn)換。在擴(kuò)展口和 FPGA 連接之間串聯(lián)了 33 歐姆的排阻，用于保護(hù) FPGA 以免外界電壓或電流過高造成損壞。P

54、CB 設(shè)計(jì)上 P 和 N 的走線使用差分走線，控制差分阻抗為 100 歐姆。擴(kuò)展口(J10)的電路如圖 7-9 所示：圖 7-9 J10 擴(kuò)展口原理圖圖 7-10 為 J10 擴(kuò)展口實(shí)物圖，擴(kuò)展口的 Pin1，Pin2 和 Pin39，Pin40 已經(jīng)在板上標(biāo)示出。圖 7-10 J10 擴(kuò)展口實(shí)物圖36 / 43J10 擴(kuò)展口引腳分配37 / 43J10 管腳信號(hào)名稱ZYNQ 引腳名ZYNQ 引腳號(hào)PIN1GND-PIN2+5V-PIN3EX_IO1_1NIO_L22N_T3_34W19PIN4EX_IO1_1PIO_L22P_T3_34W18PIN5EX_IO1_2NIO_L6N_T0_34

55、R14PIN6EX_IO1_2PIO_L6P_T0_34P14PIN7EX_IO1_3NIO_L7N_T1_34Y17PIN8EX_IO1_3PIO_L7P_T1_34Y16PIN9EX_IO1_4NIO_L10N_T1_34W15PIN10EX_IO1_4PIO_L10P_T1_34V15PIN11EX_IO1_5NIO_L8N_T1_34Y14PIN12EX_IO1_5PIO_L8P_T1_34W14PIN13EX_IO1_6NIO_L23N_T3_34P18PIN14EX_IO1_6PIO_L23P_T3_34N17PIN15EX_IO1_7NIO_L11N_T1_34U15PIN16E

56、X_IO1_7PIO_L11P_T1_34U14PIN17EX_IO1_8NIO_L24N_T3_34P16PIN18EX_IO1_8PIO_L24P_T3_34P15PIN19EX_IO1_9NIO_L9N _T1_34U17PIN20EX_IO1_9PIO_L9P_T1_34T16PIN21EX_IO1_10NIO_L21_N_T3_34V18PIN22EX_IO1_10PIO_L21_P_T3_34V17PIN23EX_IO1_11NIO_L5N_T0_34T15PIN24EX_IO1_11PIO_L5P_T0_34T14PIN25EX_IO1_12NIO_L3N_T0_34V13PIN

57、26EX_IO1_12PIO_L3P_T0_34U13PIN27EX_IO1_13NIO_L4N_T0_34W13PIN28EX_IO1_13PIO_L4P_T0_34V12PIN29EX_IO1_14NIO_L2N_T0_34U127.5 擴(kuò)展口 J11擴(kuò)展口 J11 也為 40 管腳的 2.54mm 的雙排連接器，為用戶擴(kuò)展的外設(shè)和接口，目前 ALINX 黑金提供的模塊有：ADDA 模塊，液晶屏模塊，千兆以太網(wǎng)模塊，音頻輸入輸出模塊，矩陣鍵盤模塊，500W 雙目視覺頭模塊。擴(kuò)展口上包含 5V 電源 1 路，3.3V 電源 2路，地 3 路，IO 口 34 路。IO 口的信號(hào)連接到 ZYNQ

58、 PL 的 B35 上，電平默認(rèn)為 3.3V，擴(kuò)展口 J11 的全部 IO 可以通過更換開發(fā)板上電源(SPX3819M5-3-3)改變 IO 的電平。切勿直接跟 5V 設(shè)備直接連接，以免燒壞 FPGA。如果要接 5V 設(shè)備，需要接電平轉(zhuǎn)換。在擴(kuò)展口和 FPGA 連接之間串聯(lián)了 33 歐姆的排阻，用于保護(hù) FPGA 以免外界電壓或電流過高造成損壞，PCB 設(shè)計(jì)上 P 和 N 的走線使用差分走線，控制差分阻抗為 100 歐姆。擴(kuò)展口(J11)的電路如圖 7-11 所示38 / 43PIN30EX_IO1_14PIO_L2P_T0_34T12PIN31EX_IO1_15NIO_L1N_T0_34T10PIN32EX_IO1_15PIO_L1P_T0_34T11PIN33EX_IO1_16NIO_L2N_T0_35A20PIN34EX_IO1_16PIO_L2P_T0_35B19PIN35EX_IO1_17NIO_L1N_T0_35B20PIN36EX_IO1_17PIO_L1P_T0_35C20PIN37GND-PIN38GND-PIN39+