1、淮陰工學(xué)院EDA 技術(shù)與應(yīng)用實(shí)驗(yàn)指導(dǎo)書計(jì)算機(jī)2011 年 1月 12日目錄緒 論1FPGA/CPLD CAD 技術(shù)概述1ASIC 和 FPGA/CPLD 電路設(shè)計(jì)的一般流程1第一章 uartus 6.0 的安裝21.11.21.31.41.5第二章2.12.22.32.4包對(duì)計(jì)算機(jī)系統(tǒng)的配置要求5包的安裝步驟5狗的安裝6Quartus II 6.0口的設(shè)置6無法及其解決方法6SOPC 技術(shù)簡(jiǎn)介7SOPC 技術(shù)的主要特點(diǎn)7SOPC 技術(shù)實(shí)現(xiàn)方式8SOPC 系統(tǒng)開發(fā)流程8Cyclone 能力92.4.12.4.22.4.32.4.42.4.52.4.62.4.72.4.8新型可編程架構(gòu)9資源10外

2、部接口電路10支持的接口及協(xié)議12鎖相環(huán)的實(shí)現(xiàn)13I/O 特性13Nios II處理器14配置方案14第三章3.13.23.3Quartus II6.0應(yīng)用15圖形用戶界面設(shè)計(jì)流程15命令行設(shè)計(jì)流程16交通燈設(shè)計(jì)實(shí)例183.3.13.3.23.3.33.3.43.3.53.3.63.3.7設(shè)計(jì)原理18設(shè)計(jì)輸入19創(chuàng)建工程20編譯前設(shè)置22編譯24仿真25應(yīng)用RTL 電路圖觀察器273.4引腳鎖定和驗(yàn)證273.4.13.4.23.4.3引腳鎖定27驗(yàn)證28對(duì)配置器件編程29第四章 EP2C5PQ208C8 實(shí)驗(yàn)部分30實(shí)驗(yàn)操作注意事項(xiàng)30實(shí)驗(yàn)一 一位全加器的設(shè)計(jì)30實(shí)驗(yàn)二實(shí)驗(yàn)三實(shí)驗(yàn)四實(shí)驗(yàn)五實(shí)驗(yàn)六

3、實(shí)驗(yàn)七實(shí)驗(yàn)八實(shí)驗(yàn)九實(shí)驗(yàn)十四位全加器實(shí)驗(yàn)31三輸入與門、三輸入或門348-3 優(yōu)先編353-8 線譯368 位數(shù)碼管掃描顯示38模 8 環(huán)行計(jì)數(shù)器實(shí)驗(yàn)42開關(guān)量控制實(shí)驗(yàn)452 選 1 和 4 選 1 多路選擇實(shí)驗(yàn)48LED 數(shù)碼顯示時(shí)鐘實(shí)驗(yàn)51實(shí)驗(yàn)十一實(shí)驗(yàn)十二實(shí)驗(yàn)十三實(shí)驗(yàn)十四實(shí)驗(yàn)十五實(shí)驗(yàn)十六實(shí)驗(yàn)十七實(shí)驗(yàn)十八實(shí)驗(yàn)十九實(shí)驗(yàn)二十序列檢測(cè)器實(shí)驗(yàn)59（A+B）/2 的 8 位有效精度求模運(yùn)算實(shí)驗(yàn)63十六節(jié)拍時(shí)序控制器實(shí)驗(yàn)67彩燈實(shí)驗(yàn)71八位十進(jìn)制頻率計(jì)實(shí)驗(yàn)74D/A 實(shí)驗(yàn)78串行通信83VGA 顯示87A/D 轉(zhuǎn)換實(shí)驗(yàn)91電子琴實(shí)驗(yàn)97實(shí)驗(yàn)二十一實(shí)驗(yàn)二十二實(shí)驗(yàn)二十三實(shí)驗(yàn)二十四實(shí)驗(yàn)二十五LED1616 漢字

4、 圖形點(diǎn)陣實(shí)驗(yàn)102LCD12864 中文點(diǎn)陣液晶控制實(shí)驗(yàn)107步進(jìn)電機(jī)實(shí)驗(yàn)112直流電機(jī)實(shí)驗(yàn)115PS/2 鍵盤接口邏輯設(shè)計(jì)（此項(xiàng)為擴(kuò)展）119附錄一附錄二附錄三部分實(shí)驗(yàn)接線圖120部分可編程的引腳圖130HK-VI 型 EDA 系統(tǒng)結(jié)構(gòu)圖信號(hào)名與引腳對(duì)照表135緒論FPGA/CPLD CAD 技術(shù)概述FPGA（Field Programmable Gates Array,現(xiàn)場(chǎng)可編程門陣列）與 CPLD（Complex Programmable Logic Device,復(fù)雜可編程邏輯器件）都是可編程邏輯器件，它們是在 PAL、GAL 等邏輯器件的基礎(chǔ)之上發(fā)展起來的。同以往的 PAL、GAL

5、 等相比較，F(xiàn)PGA/CPLD 的規(guī)模比較大，適合于時(shí)序、組合等邏輯電路應(yīng)用場(chǎng)合，它可以替代幾十甚至上百塊通用 IC。這樣的 FPGA/CPLD 實(shí)際上就是一個(gè)子系統(tǒng)。這種具有可編程性方案容易改動(dòng)的特點(diǎn)。由于硬件電路連接關(guān)系的描述可以存放在磁盤、ROM、PROM 或 EPROM 中，因而在可編程門陣列及保持不動(dòng)的情況下，換一塊 EPROM，就受到世界范圍內(nèi)電子工程設(shè)計(jì)，就能實(shí)現(xiàn)一種新的功能。FPGA的廣泛關(guān)注和普遍歡迎。及其開發(fā)系統(tǒng)問世經(jīng)過了十幾年的發(fā)展 ，許多公司都 開發(fā)出 了多種類型的可編程 邏輯器件 （PLDs,Programmable Logic Devi）.比較典型的就是 Xilin

6、x 公司的 FPGA 器件系列和 Altera公司的 CPLD 器件系列，它們開發(fā)較早，占據(jù)了較大的 PLD 市場(chǎng)。當(dāng)然還有其它許多類型器件，這里不再一一介紹。盡管 FPGA、CPLD 和其它類型 PLD 的結(jié)構(gòu)各有其特點(diǎn)和長(zhǎng)處，但概括起來，它們是由三大部分組成的： 1、一個(gè)二維的邏輯塊陣列， 2、輸入/輸出塊。了 PLD 器件的邏輯組成。3、連接邏輯塊的互連資源，連線資源由各種長(zhǎng)度的連線線段組成，其中也有一些可編程的連接開關(guān)，它們用于邏輯塊之間、邏輯塊與輸入/輸出塊之間的連接。ASIC 和 FPGA/CPLD 電路設(shè)計(jì)的一般流程通?？蓪⒃O(shè)計(jì)流程歸納為以下 7 個(gè)步驟。第 1 步：設(shè)計(jì)輸入。在

7、傳統(tǒng)設(shè)計(jì)中，設(shè)計(jì)是應(yīng)用傳統(tǒng)的原理圖輸入方法來開始設(shè)計(jì)的。自90 年代初，Verilog、VHDL、 AHDL 等硬件描述語言的輸入方法得到了廣大工程設(shè)計(jì)的認(rèn)可。第 2 步：前仿真。所設(shè)計(jì)的電路必須在布局布線前驗(yàn)證，目的主要是在仿真時(shí)，驗(yàn)證電路功能是否有效。在 ASIC 設(shè)計(jì)中，這一步驟稱為第一次 Signoff.第 3 步：設(shè)計(jì)輸入編譯。設(shè)計(jì)輸入之后就有一個(gè)從次系統(tǒng)行為設(shè)計(jì)向低層次門級(jí)邏輯電路的轉(zhuǎn)化翻譯過程，即把設(shè)計(jì)輸入的某種或某幾種數(shù)據(jù)格式（網(wǎng)表）轉(zhuǎn)化為底層別的某種數(shù)據(jù)格式（網(wǎng)表），以求達(dá)到與其工藝無關(guān)。能夠識(shí)第 4 步：設(shè)計(jì)輸入的優(yōu)化。對(duì)于上述綜合生成的網(wǎng)表，根據(jù)布爾方程功能等效的原則，用

8、更小更快的綜合結(jié)果替代一些復(fù)雜的單元，并與指定的庫生成新的網(wǎng)表，這是硬件描述語言輸入方式中減小電路規(guī)模的一條必由。第 5 步：布局布線。當(dāng)初步的仿真被驗(yàn)證后，就開始布局布線。這一步可相對(duì)規(guī)劃出 ASIC和 FPGA/CPLD 設(shè)計(jì)。第 6 步：后仿真。設(shè)計(jì)需要利用在布局線中獲得的更精確的 RC 參數(shù)再次驗(yàn)證電路的功能和時(shí)序。在 ASIC 設(shè)計(jì)中，這一步驟稱為第二次 Signoff。第 7 步：流片。在布局布線和后仿真完成之后，當(dāng)需要大批量生產(chǎn)該時(shí)，就可以開始ASIC的投產(chǎn)。第一章uartus II 6.0 的安裝1.1包對(duì)計(jì)算機(jī)系統(tǒng)的配置要求如果你想在你的計(jì)算機(jī)中安裝Quartus II 6.

9、0包，建議的計(jì)算機(jī)配置為：1、PIII 1.3G 以上計(jì)算機(jī)，原裝機(jī)或兼容機(jī)均可。2、內(nèi)存不少于 512MB。3、安裝4、包的硬盤分區(qū)所?？臻g不少于 4GB，安裝完剩余空間不小于 600MB。Windows 2000 或Windows xp 操作系統(tǒng)。5、2 或 3 個(gè)按鈕的鼠標(biāo)（6、完好的并行口。Windows 2000 和xp 兼容）。7、32 倍速以上速率的光驅(qū)（或稱 CD-ROM）。包的安裝步驟所選用的操作系統(tǒng)為 Windowsa 2000 或 XP 中文操作系統(tǒng)。1.2.1Quartus II 6.0 安裝步驟1.21、把包的 Quartus II CD1 光碟放入光驅(qū)。2、等到光驅(qū)

10、識(shí)別光盤后，桌面上就彈出一個(gè) Quartus II Install CD窗口（如果沒有 QuartusII Install CD窗口，那就進(jìn)入光盤的根目錄下，雙擊 install.exe 文件），用鼠標(biāo)左鍵單擊“InstallQuartus II and related software”，進(jìn)入安裝界面。 3、用鼠標(biāo)點(diǎn)擊 NEXT，進(jìn)入要選擇選擇組件6.0 對(duì)應(yīng)的復(fù)選框前打勾,其他的組件都不用打勾。窗口，只選擇Quartus II 6.0，在 Quartus II4、用鼠標(biāo)點(diǎn)擊 NEXT，進(jìn)入?yún)f(xié)議選擇窗口，選擇“I accept the terms of licence agreement”,

11、 在用鼠標(biāo)點(diǎn)擊NEXT，選擇不同的路徑直到開始安裝。5、當(dāng)安裝到 80%時(shí)就彈出框，提示要放入 CD2 光盤，這時(shí)從光驅(qū)拿出 CD1 光盤，放入 CD2 光盤，點(diǎn)擊確定,直到完成安裝。1.2.2NIOS IDE 安裝步驟1、NIOS包的安裝，完成上面的Quartus II 6.0 的安裝后，把 CD2 光盤從光驅(qū)拿出，放入 NIOS 6.0 光盤。2、在電腦中查找光驅(qū)的圖標(biāo)，用鼠標(biāo)左鍵快速雙擊3、打開niosii_60_full_pc 圖標(biāo)文件夾，用鼠標(biāo)左鍵快速雙擊。4、打開windows圖標(biāo)文件夾，用鼠標(biāo)左鍵快速雙擊, 最后雙擊SETUP.EXE圖標(biāo)，啟動(dòng)安裝。5. 根據(jù)窗口按提示選擇不同的

12、路徑并完成安裝，1.2.3Quartus II 6.0 Programmer安裝步驟1、把包的 Quartus II CD1 光碟放入光驅(qū)。2、等到光驅(qū)識(shí)別光盤后，桌面上就彈出一個(gè) Quartus II Install CD窗口，（如果沒有Quartus II Install CD窗口，那就進(jìn)入光盤的根目錄下，雙擊 install.exe 文件）,用鼠標(biāo)左鍵單擊“Install StandAlone Programmer”，進(jìn)入安裝界面。3、用鼠標(biāo)點(diǎn)擊 NEXT，進(jìn)入要選擇選界面，選擇不同的路徑直到完成安裝。接著，包引導(dǎo)用戶安裝，有很多選項(xiàng)讓用戶選擇，用戶根據(jù)自己設(shè)計(jì)項(xiàng)目的要求，一一選擇。因?yàn)?/p>

13、 windows 2000 或XP 操作系統(tǒng)與ALTERA 器件接口有所不同,所以有windows 2000或 XP 操作系統(tǒng)環(huán)境下加裝 ALTERA 公司 Quartus II“README”。包補(bǔ)丁。方法見光盤 Quartus II 目錄下1.3狗的安裝為了保護(hù)，Altera 公司特別為Quartus II的包設(shè)計(jì)了一個(gè)狗。如果沒有軟件狗，進(jìn)入 Quartus II包只開放部分簡(jiǎn)單功能，很多重要功能是不開放的，這給項(xiàng)目的設(shè)計(jì)帶來諸多不便，尤其是復(fù)雜的項(xiàng)目，沒有這些功能，設(shè)計(jì)工作根本沒辦法展開。在恒科電教的配包 里 有 一 張 nios 6.0 光 盤 里 ， 有 一 個(gè) LicenseFo

14、rQ&N 文 件 夾 , 用Quartus_II_6.0_B178_dll.exe 設(shè)置 C:alteraquartus60win 下的 sys_cpt.dll 文件，運(yùn)行 Quartus_II_6.0_B178_dll.exe 后,首先要點(diǎn)擊“瀏覽”選中 sys_cpt.dll，安裝默認(rèn)的 sys_cpt.dll 路徑是在 C:alteraquartus60win下，選中 sys_cpt.dll 后再點(diǎn)擊“應(yīng)用”。會(huì)彈出一個(gè)窗口提示應(yīng)用以成功，最后確定完成設(shè)置，把 license.dat 用記事本的方式打開，選中 licence.dat 文件點(diǎn)擊鼠標(biāo)右鍵，選擇以記事本的方式打開，在第四行中間

15、有 HOSTID=000AE4283249，在記事本的菜單中選擇編輯下的替換并點(diǎn)擊將 000AE4283249 添入查找替換那一欄中，將您老的網(wǎng)卡號(hào)添入替換為那一欄中,點(diǎn)擊全部替換按紐，完成后保存（如果 licence.dat 是只讀屬性，那要將只讀屬性去掉），您老的網(wǎng)可在 DOS 下運(yùn)行 ipconfig all 命令到，點(diǎn)擊開始按紐選擇運(yùn)行輸入 CMD 命令，進(jìn)入WINDOWS DOS 界面，輸入 ipconfig -all，在最后的一行可看到 MAC 地址Physical address:00-0E-0D-04-54-23,后面的00-0E-0D-04-54-23就是網(wǎng)卡地址。 lice

16、nse 文件存放的路徑名稱不能包含漢字和空格，空格可以用下劃線代替用戶在使用前須指定它.方法為:打開好的 Quartus II 6.0 后單擊：“Options”在下拉菜單中選擇：“License setup”再在彈出的 options 窗口，中指定您所到硬盤的 Licence .dat 即可完成狗的安裝(如果您老是第一打開好的 Quartus II 6.0 就會(huì)彈出 Evaluation Mode窗口,選狗的安擇Specify valid licence file點(diǎn)擊 OK，指定您所裝)。1.4Quarturs II 6.0 下并口的設(shè)置到硬盤的 Licence .dat 即可完成為了將您設(shè)

17、計(jì)好的工程到 ALTERA 器件中須在前對(duì)計(jì)算機(jī)并口進(jìn)行相應(yīng)設(shè)置,方法為:在微機(jī)的 BIOS 中確認(rèn)并口模式為 EPP 或 ECP,之后還要在打開 Quartus II 情況下單擊“Options”，在下拉菜單中選擇：“programmer”。再在彈出的窗口中點(diǎn)擊“Hradware Stup”，彈出Hardware Stup框點(diǎn)擊 Add Hardware,將 Hardware type 設(shè)置為“ByteBlasterMV orByteBlaster II ”，“Port”為“LPT1 ：(0X378)”如果你是使用的 windows2000 或 XP 那么在進(jìn)行并口設(shè)置前請(qǐng)安裝 ALTERA

18、 并口補(bǔ)丁, 方法見光盤 Quartus II 目錄下“README”。1.5無法及其解決方法1、查看電源供電是否正常，電源指示燈是否正常；2、查看接口區(qū) JTAG 口是否用 10 芯排線和 CPU 實(shí)驗(yàn)區(qū) JTAG 口連接起來；3、如果在過程中出現(xiàn)“Error: JTAG Server cant acected programming hardwareError: Operation failed”則可能是因?yàn)槟褂玫奈C(jī)有殺毒重試。值入SRAM 中，請(qǐng)更換微機(jī)再試或第二章SOPC 技術(shù)簡(jiǎn)介20 世紀(jì)下半頁以來，微電子技術(shù)迅猛發(fā)展，集成電路設(shè)計(jì)和工藝水平有了很大的提高，單片集成度已達(dá)上億個(gè)

19、晶體管，這從數(shù)量上已經(jīng)大大超過了大多數(shù)電子系統(tǒng)的要求。如何利用這一幾乎無限的晶體管集成度，就成了電子工程師的一項(xiàng)。在這種背景下，片上系統(tǒng)應(yīng)運(yùn)而生。SOC 是將大規(guī)模的數(shù)字邏輯和處理器整合在單個(gè)上，集合模擬，形成模數(shù)混合、軟硬件結(jié)合的完整的控制和處理片上系統(tǒng)。2.1 SOPC 技術(shù)的主要特點(diǎn)從系統(tǒng)集成的角度看，SOC 是以不同模型的電路集成、不同工藝的集成作為支持基礎(chǔ)的。所以，要實(shí)驗(yàn) SOC，首先必須重點(diǎn)研究器件的結(jié)構(gòu)與設(shè)計(jì)技術(shù)、VLSI 設(shè)計(jì)技術(shù)、工藝兼容技術(shù)、信號(hào)處理技術(shù)、測(cè)試與封裝技術(shù)等，這就需要規(guī)模較大的專業(yè)設(shè)計(jì)隊(duì)伍，相對(duì)較長(zhǎng)的開發(fā)周期和高昂的開發(fā)費(fèi)用，并且涉及到大量集成電路后端設(shè)計(jì)和微

20、電子技術(shù)的專門知識(shí)，因此設(shè)計(jì)者在轉(zhuǎn)向 SOC 的過程中也著巨大的。SOC上述諸多的原因在于 SOC 技術(shù)基于超大規(guī)模集成電路，因此，整個(gè)設(shè)計(jì)過程必須實(shí)現(xiàn)完整的定制或半定制集成電路設(shè)計(jì)流程。Altera 公司在 2000 年SOPC（System On Programmable Chip，片上可編程系統(tǒng)）技術(shù)則提供了另一種有效的解決方案，即用大規(guī)?？删幊唐骷?FPGA 來實(shí)驗(yàn) SOC 的功能。SOPC 與 SOC 的區(qū)別是FPGA 與 ASIC 的區(qū)別。SOPC是 SOC 發(fā)展的新階段，代表了電子設(shè)計(jì)的發(fā)展方向。其基本特征是設(shè)計(jì)采用自頂向下的設(shè)計(jì)方法，對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分，最后系統(tǒng)

21、的電路在可編程器件上實(shí)驗(yàn)。處理器核以及各種功能強(qiáng)隨著百萬門級(jí)的 FPGA、功能復(fù)雜的 IP 核、可重構(gòu)的大的開發(fā)工具的出現(xiàn)，SOPC 已成為一種一般甚至個(gè)人都可以承擔(dān)的設(shè)計(jì)方法。SOPC基于 FPGA，將處理器、器、I/O 口等系統(tǒng)設(shè)計(jì)需要的模塊集成在一起，完成整個(gè)系統(tǒng)的主要邏輯功能，具有設(shè)計(jì)靈活、可裁減、可擴(kuò)充、可升級(jí)及、硬件在系統(tǒng)可編程的功能。近年來，MCU，DSP 和 FPGA 在現(xiàn)代系統(tǒng)中都扮滿著非常重要的角色，它們都具有各自的特點(diǎn)但又不能兼顧。在簡(jiǎn)單的控制和人機(jī)接口方面，以 51 系列單片機(jī)和 ARM 微處理器為代表的 MCU 因?yàn)榫哂腥娴闹С侄幱陬I(lǐng)先地位；在海量數(shù)據(jù)處理方面，D

22、SP 優(yōu)勢(shì)明顯；在高速復(fù)雜邏輯處理方面，F(xiàn)PGA 憑借其超大規(guī)模的單容量和硬件電路的高速并行運(yùn)算能力而顯示出突出的優(yōu)勢(shì)。因而，MCU，DSP，F(xiàn)PGA 的結(jié)合是未來系統(tǒng)發(fā)展的趨勢(shì)。而 SOPC 技術(shù)正是MCU，DSP 和 FPGA 有機(jī)融合。目前，在大容量 FPGA 中可以嵌入 16 位或 32 位的 MCU，如 Altera公司的 Nios II 處理器；DSP 對(duì)海量數(shù)據(jù)快速處理的優(yōu)異性能主要在于它的流水線計(jì)算技術(shù)，只要規(guī)律的加減乘除等運(yùn)算才容量實(shí)驗(yàn)流水線的計(jì)算方式，這種運(yùn)算方式也較容量用 FPGA 的硬件門電路來實(shí)現(xiàn)。目前，實(shí)驗(yàn)各種 DSP 算法的 IP 核已經(jīng)相當(dāng)豐富和成熟，例如 FF

23、T，IIR，Codec等。利用相關(guān)設(shè)計(jì)工具（如 DSP Buider）可以很方便地把現(xiàn)有的數(shù)字信號(hào)處理 IP 核添加到工程中去；SOPC 一般采用大容量 FPGA（如 Altera 公司的 Cyclone，Stratix 等系列）作為載體，除了在一片 FPGA 中定制 MCU 處理器和 DSP 功能模塊外，可編程器件內(nèi)還具有小容量高速 RAM 資源和部分可編程模擬電路，還可以設(shè)計(jì)其他邏輯功能模塊。一個(gè)大容量的 FPGA 的 SOPC 結(jié)構(gòu)圖如圖 1 所示。SOPC 技術(shù)具有如此多的優(yōu)點(diǎn)，已經(jīng)成為系統(tǒng)領(lǐng)域中一個(gè)新的研究熱點(diǎn)，并代表了未來半導(dǎo)體產(chǎn)業(yè)的一個(gè)發(fā)展方向。相對(duì)于單片機(jī)、ARM 而言，目前

24、SOPC 技術(shù)的應(yīng)用還不是很廣，但從趨勢(shì)上看，只要再經(jīng)過幾年的發(fā)展，未來 SOPC 技術(shù)的應(yīng)用就會(huì)像今天的單片機(jī)一樣隨處可見。圖 1 大容量的 FPGA 的 SOPC 結(jié)構(gòu)圖2.2 SOPC 技術(shù)實(shí)現(xiàn)方式SOPC 技術(shù)實(shí)現(xiàn)方式一般分為三種。（1）基于 FPGA 嵌入 IP（ellectual Property）硬核的 SOPC 系統(tǒng)。目前最常用的嵌入式系統(tǒng)大多采用了含有 ARM 的 32 位知識(shí)處理器核的器件。Altera 公司 Excalibur 系列的FPGA 中就植入了 ARM922T系統(tǒng)處理器；Xilinx 的 Virtex-II Pro 系列中則植入了 IBMC405 處理器。這樣就

25、能使得 FPGA 靈活的的硬件設(shè)計(jì)和硬件實(shí)現(xiàn)與處理器強(qiáng)大的結(jié)合，高效地實(shí)現(xiàn) SOPC 系統(tǒng)。功能（2）基于 FPGA 嵌入 IP 軟核的 SOPC 系統(tǒng)。在第一種實(shí)現(xiàn)方案中，由于硬核是預(yù)先植入的，其結(jié)構(gòu)不能改變，功能也相對(duì)固定，無法裁減硬件資源，而且此類硬核多來自第公司，其知識(shí)費(fèi)用導(dǎo)致成本的增加。如果利用軟核系統(tǒng)處理器就能有效克服這些不利。最具有代表性的（3）基于軟核處理器是 Altera 公司的 Nios II 軟核處理器。技術(shù)的 SOPC 系統(tǒng)。就是利用原有的 FPGA 開發(fā)工具，將成功實(shí)現(xiàn)于 FPGA 器件上的 SOPC 系統(tǒng)通過特定的技術(shù)直接向 ASIC 轉(zhuǎn)化，從而克服傳統(tǒng) ASIC

26、設(shè)計(jì)中普遍存在。從 SOPC 實(shí)現(xiàn)方式上不難看出，IP 核在 SOPC 系統(tǒng)設(shè)計(jì)中占有極其重要的地位，IP 核設(shè)計(jì)及 IP 核的復(fù)用成為 SOPC 技術(shù)發(fā)展的關(guān)鍵所在。半導(dǎo)體產(chǎn)業(yè)的 IP 定義為用于 ASIC，ASSP 和 PLD等當(dāng)中預(yù)先設(shè)計(jì)好的電路模塊。在 SOPC 設(shè)計(jì)中，每一個(gè)組件都是一個(gè) IP 核。IP 核模塊有行為、結(jié)構(gòu)和物理三級(jí)不同程度的設(shè)計(jì)，對(duì)應(yīng)描述功能行為的不同分為三類，即完成行為描述的軟核（Soft IP Core）、完成結(jié)構(gòu)描述的固核（Firm IP Core）和基于物理描述并經(jīng)過工藝驗(yàn)證的硬核（Hard IP Core）。IP 軟核通常以 HDL 文本形式提交給用戶，它

27、已經(jīng)過 RTL 級(jí)設(shè)計(jì)優(yōu)化和功能驗(yàn)證，但其中不含有任何具體的物理信息。據(jù)此，用戶可以綜合出正確的門電路級(jí)設(shè)計(jì)網(wǎng)表，并可以進(jìn)行后續(xù)的結(jié)構(gòu)設(shè)計(jì)，具有很大的靈活性。借助于 EDA 綜合工具可以很容易地與其他部邏輯電路一體，根據(jù)各種不同半導(dǎo)體工藝，設(shè)計(jì)成具有不同性能的器件。軟 IP 核也稱為虛擬組件（Virtual Component ,VC）。IP 硬核是基于半導(dǎo)體工藝的物理設(shè)計(jì)，已有固定的拓?fù)洳季趾途唧w工藝，并已通過工藝驗(yàn)證，具有可保證的性能。其提供給用戶的形式是電路物理結(jié)構(gòu)掩模版圖和工藝文件。IP 固核的設(shè)計(jì)程度則是介于軟核和硬核之間，除了完成軟核所有的設(shè)計(jì)外，還完成了門級(jí)電路綜合和時(shí)序仿真等設(shè)

28、計(jì)環(huán)節(jié)。一般以門級(jí)電路網(wǎng)表的形式提供給用戶。如何設(shè)計(jì)出性能良好的 IP 核？雖然這個(gè)問題沒有完整的，但根據(jù)前人開發(fā)的經(jīng)驗(yàn)以及電子設(shè)計(jì)的一般規(guī)則，仍然可以總結(jié)出一般 IP 核設(shè)計(jì)應(yīng)該遵循的幾個(gè)準(zhǔn)則：規(guī)范化嚴(yán)格按照規(guī)范設(shè)計(jì)，這樣的系統(tǒng)具有可升級(jí)性、可繼承性，易于系統(tǒng)集成；簡(jiǎn)潔化設(shè)計(jì)越簡(jiǎn)潔的系統(tǒng)，就越容易分析、驗(yàn)證，達(dá)到時(shí)序收斂；（3）局部化時(shí)序和驗(yàn)證中高質(zhì)量。局部化，就容易發(fā)現(xiàn)和解決問題，減少開發(fā)時(shí)間，提只有按照一定的編碼規(guī)則編寫的 IP 核代碼才具有較好的可讀性，易于修改并且具有較強(qiáng)的可復(fù)用性，同時(shí)也可獲得較高的綜合性能和仿真效果。2.3 SOPC 系統(tǒng)開發(fā)流程SOPC 系統(tǒng)開發(fā)流程一般分為硬件

29、和兩大部分，如圖 2 所示。硬件（按照說法，將一個(gè)SOPC 系統(tǒng)中的 Nios II CPU 和外設(shè)等統(tǒng)稱為硬件，雖然它也是由來實(shí)現(xiàn)的；而在這個(gè)系統(tǒng)上運(yùn)行的程序稱為）開發(fā)主要是創(chuàng)建 Nios II 系統(tǒng)，作為應(yīng)用程序運(yùn)行的；開發(fā)主要是根據(jù)系統(tǒng)應(yīng)用的需求，利用 C/C+語言和系統(tǒng)所帶的 API（Appilcation Programmingerface，應(yīng)用程序接口）函數(shù)編寫實(shí)現(xiàn)特定功能的程序。這其中用到的主要工具是 Altera 公司的 Quartus II和 Nios II IDE。圖 2 SOPC 系統(tǒng)開發(fā)流程2.4 Cyclone 器件Cyclone 現(xiàn)場(chǎng)可編程門陣列系列基于 1.5V、

30、0.13m 全銅層 SRAM 工藝，其密度增加至 20060個(gè)邏輯元件（LE），RAM 增加至 228KB。它具有生成時(shí)鐘的鎖相環(huán)以及 DDR SDR 和快速 RAM（FCRAM）器所需的雙數(shù)據(jù)率（DDR）接口等。Cyclone 器件支持多種 I/O 標(biāo)準(zhǔn)，包括 640Mbps 的LVDS，以及頻率為 33MHz 和 66MHz、數(shù)據(jù)寬度為 32 位和 64 位的 PCI。2.4.1 新型可編程架構(gòu)Cyclone 系列器件基于一種全新的低成本架構(gòu)，從設(shè)計(jì)之初就充分考慮了成本的節(jié)省問題，因此可以為價(jià)格敏感的應(yīng)用提供全新的可編程的解決方案。低成本 FPGA 的設(shè)計(jì)過程要許多的，其中最具性的就是如何

31、在性能、特性以及價(jià)格中間找到一個(gè)合適的定位。FPGA 設(shè)計(jì)師必須找到一個(gè)平衡點(diǎn)，以確保在可編程片上系統(tǒng)（SOPC）方案中既可以提供充足的邏輯單元和器容易，又不會(huì)使價(jià)格過高。Cyclone 器件設(shè)計(jì)時(shí)選擇了較小的封裝形式，以提供給用戶足夠的 I/O 管腳和良好的功耗特性。在此基礎(chǔ)上，根據(jù)封裝的物理尺寸定義 片連接點(diǎn)的最大尺寸，裝入盡可能多的邏輯結(jié)構(gòu)和器塊，從而保證每種封裝都裝入最多的邏輯資源。Cyclone 架構(gòu)如圖 3 所示，垂直結(jié)構(gòu)的邏輯單元（LE）、塊和鎖相環(huán)（PLL）周圍環(huán)繞著 I/O 單元（IOE），高效的數(shù)據(jù)信號(hào)的連通性。連續(xù)和低延時(shí)的時(shí)鐘網(wǎng)絡(luò)保證了每個(gè)結(jié)構(gòu)單元之間時(shí)鐘和器件周圍分區(qū)

32、工作的 I/O 單元被劃分為不同的 I/O 塊。這些 I/O 塊支持一系列單端和差分 I/O 電平標(biāo)準(zhǔn)，包括 SSTL-2、SSTL-3 以及最高 311Mbps 的 LVDS 接口標(biāo)準(zhǔn)。每個(gè) I/O 單元包含有 3 個(gè)寄存器，以實(shí)現(xiàn)雙倍數(shù)據(jù)速率（DDR）的應(yīng)用，另外還包含其他的 I/O 特性相關(guān)電路，如總線驅(qū)動(dòng)能力可編程、總線保持以及電平擺率可編程等。 PLLs I/O 單元 圖 3 EP1C20 器件平面圖器接口電路。該接口電路大大簡(jiǎn)化了與外部器（包括DDR SDRAMI/O 塊配備了專門的外部和FCRAM 器件）的過程，可以達(dá)到 266Mbps（133MHz 時(shí)鐘頻率）的最大速率。Cyc

33、lone 器件支持 32B/66MHz PCI 接口。每個(gè) I/O 單元提供從管腳到 FPGA 內(nèi)核的多條路徑，以便器件滿足相關(guān)的建立和保持時(shí)間。Cyclone 器件的容量最小為 2910 個(gè)邏輯單元及 59904B器，最大為 20060 個(gè)邏輯單元和M4K RAM 塊邏輯陣列塊(ALB)294912B器。所有 Cyclone 器件由最多 8 個(gè)全局時(shí)鐘線組成的全局時(shí)鐘網(wǎng)絡(luò)驅(qū)動(dòng)。從器件的任何位置都這些時(shí)鐘線，它們的驅(qū)動(dòng)源可以是輸入引腳、鎖相環(huán)的輸出時(shí)鐘、DDR/PCI 接口的輸入可以信號(hào)以及邏輯生成的輸出信號(hào)，如圖 4 所示。圖 4 Cyclone 器件時(shí)鐘網(wǎng)絡(luò)2.4.2資源Cyclone 器

34、件為在 FPGA 上實(shí)現(xiàn)低成本的數(shù)字信號(hào)處理（DSP）系統(tǒng)提供了一個(gè)理想的它為設(shè)計(jì)工程師提供了靈活的硬件解決方案，能夠?qū)崿F(xiàn)設(shè)計(jì)中所需的多個(gè)乘法器。Cyclone 器件中的 M4K 塊可用來實(shí)現(xiàn)軟乘法器，以滿足圖像處理、音頻處理和消費(fèi)類電子系統(tǒng)的需要。軟乘法器可以根據(jù)所需數(shù)據(jù)位寬、系數(shù)位寬來定制，并且根據(jù)需要選擇精度。利用 M4K 塊，可采用并行乘法方式或分布式運(yùn)算方式來實(shí)現(xiàn)不同數(shù)據(jù)寬度的軟乘法器。這兩種不同的實(shí)現(xiàn)方法提供了等待時(shí)間、器利用率和乘法器尺寸上的靈活性。圖 5 顯示了使用 Cyclone FPGA 的 M4K 塊并采用分布式運(yùn)算方式實(shí)現(xiàn)的有限脈沖響應(yīng)（FIR）濾波器。表 2-6匯總了

35、在 Cyclone 器件的 M4K 塊中可以實(shí)現(xiàn)的乘法器的數(shù)量。數(shù)據(jù)乘法器加法和乘累加寄存器圖 5 用 M4K 塊采用分布式算法實(shí)現(xiàn) FIR 濾波器表 2-6 在 M4K 塊中實(shí)現(xiàn) 1818 位乘法器2.4.3外部接口電路DDR SDRAM 擁有與 SDR 相同的結(jié)構(gòu)，但是在時(shí)鐘的上升沿和下降沿都傳輸數(shù)據(jù)，從而使數(shù)據(jù)交換的帶寬加倍。FCRAM 則是一種延遲時(shí)間較低、基于 SRAM 功能架構(gòu)的器件。在大容量、低功耗的應(yīng)用環(huán)境下，F(xiàn)CRAM 提供了更好的性能。與 SDRAM 類似，F(xiàn)CRAM 支持在時(shí)鐘的上下兩個(gè)沿進(jìn)行，適用于流水線和預(yù)置數(shù)所操作，與 SDRAM 架構(gòu)的器相比，所需的訪問時(shí)鐘周期大

36、大減少。Cyclone 器件通過片內(nèi)內(nèi)嵌的接口電路實(shí)現(xiàn)與雙數(shù)據(jù)速率（DDR）SDRAM 和 FCRAM 以及單數(shù)據(jù)速率（SDR）SDRAM 器件進(jìn)行快速可靠的合針對(duì) Cyclone 器件優(yōu)化的即取即用的 IP（，最高速率可達(dá)到 266Mbps。如果再結(jié) ellectual Property）控制器核，工程師可以在器件M4K 塊的數(shù)量用 M4K 塊可實(shí)現(xiàn)的乘法器的數(shù)量EP2C5135EP1C4176EP1C6207EP1C125220EP1C206425402221217718幾分鐘之內(nèi)將一個(gè) SDRAM 和 FCRAM 的功能合并到一個(gè)系統(tǒng)之中。如圖 6 所示，所有 Cyclone 器件使用優(yōu)

37、化的 I/O 引腳實(shí)現(xiàn)與 DDR SDRAM、FCRAM 器件的接口連接。每一個(gè) I/O 區(qū)包含兩套接口信號(hào)引腳，每套引腳含 1 個(gè)數(shù)據(jù)采樣信號(hào)（DQS）引腳和 8 個(gè)關(guān)聯(lián)數(shù)據(jù)（DQ）引腳。這些引腳采用 SSTL-2 Class II 電平標(biāo)準(zhǔn)來實(shí)現(xiàn)和外部器件的高速數(shù)據(jù)傳輸。每個(gè)器件最多可支持 48 個(gè) DQ 引腳和對(duì)應(yīng) 8 個(gè) DQS 引腳，支持一個(gè) 32 位寬的具有糾錯(cuò)能力的雙列器模塊（DIMM）。圖 7 顯示了從外部器一個(gè)單一比特?cái)?shù)據(jù)的讀操作。DQS 信號(hào)位于輸入的 DQ 信號(hào)的，用來驅(qū)動(dòng)器件內(nèi)的全局時(shí)鐘網(wǎng)絡(luò)。DQ 信號(hào)在時(shí)鐘的上、下沿被 FGPA 的寄存器采樣，并使用第二組上升沿采樣的

38、寄存器使之與系統(tǒng)時(shí)鐘同步。DQS信號(hào)引腳相關(guān)的 DQ 信號(hào)引腳 器件的底邊圖 6 DQS 和 DQ 信號(hào)引腳 DQ DQS A B 圖 7 外部器讀操作圖 8 顯示了往外部器寫入一個(gè)比特?cái)?shù)據(jù)的寫操作。輸出給外部器件的 DQS 信號(hào)與輸出的數(shù)據(jù)信號(hào)有 90的相移，輸出使能邏輯用來滿足前后緩沖的時(shí)序要求。 DQS 數(shù)據(jù)送至外部器 DQ VCC GND A 系統(tǒng) 時(shí)鐘 PLL B 圖 8 外部器件寫操作相移輸出同相輸出輸出使能輸出使能全局時(shí)鐘復(fù)用系統(tǒng)時(shí)鐘全局時(shí)鐘網(wǎng)絡(luò)DQS 與 DQ的中心對(duì)齊同步寄存器捕獲寄存器來自外問器的數(shù)據(jù)通過一套寄存器和輸出多路復(fù)用器，數(shù)據(jù) A 和數(shù)據(jù) B 在時(shí)鐘的上、下兩個(gè)沿

39、DQ 信號(hào)，輸出給外部器件，該時(shí)鐘和2.4.4 支持的接 及協(xié)議系統(tǒng)時(shí)鐘同步。Cyclone 器件支持多種串行總線和網(wǎng)絡(luò)接口，還支持廣泛的通信協(xié)議，如以太網(wǎng)協(xié)議。這些接口和協(xié)議被廣泛應(yīng)用于消費(fèi)品、工業(yè)和通信產(chǎn)品中。Altera 也為這方面的應(yīng)用提供了一系列的專門針對(duì) Cyclone FPGA 結(jié)構(gòu)優(yōu)化的 IP 核。1.PCI：PCI 是一個(gè)標(biāo)準(zhǔn)的總線型接口，通常用于集成組件、外設(shè)插板，還用于處理器和存儲(chǔ)系統(tǒng)之間的連接。Cyclone 器件兼容 3.3V PCI 局部總線規(guī)范 2.2 版本，支持高達(dá) 33MHz的 32 位 PCI 總線。Cyclone 器件中的 I/O 單元經(jīng)過專門設(shè)計(jì)，可以匹

40、配嚴(yán)格的 PCI 標(biāo)準(zhǔn)所要求的建立和保持時(shí)間。為了提供最大的靈活性，每個(gè)輸入信號(hào)都可以通過兩個(gè)獨(dú)立的延時(shí)路徑輸入到不同的區(qū)域，如圖 9 所示。嵌位二極管 可編程 上拉電阻 送往/來自 可編程邏輯 每個(gè)輸入有兩個(gè)獨(dú)立的延時(shí)通道圖 9 Cyclone 器件的 I/O 單元2. SDRAM 及 FCRAM 接口Cyclone 器件可以通過內(nèi)建的接單數(shù)據(jù)速率和雙數(shù)據(jù)速率 SDRAM 連接。3. 10/100 及千兆以太網(wǎng)：以太網(wǎng)是局域網(wǎng)（LAN）中使用最廣泛的方式，其定義的標(biāo)準(zhǔn)是 IEEE802.3 標(biāo)準(zhǔn)。用 Cyclone 器件實(shí)現(xiàn)的以太網(wǎng)存取控制器與物理層器件的接口速率可以達(dá)到 10Mbps、10

41、0Mbps 或 1Gbps 的最大帶寬。如果結(jié)合針對(duì) Cyclone 器件優(yōu)化的 IP 核，用戶可以很容易地在 Cyclone中實(shí)現(xiàn)以太網(wǎng)的 MAC 功能。4.串行總線接口：Cyclone 器件支持一系列的串行總線接口，如串行外設(shè)接口（SPI）、I2C、 IEEE1394 標(biāo)準(zhǔn)和通用串行總線（USB），如表 2-7 所示，表中的最大帶寬大于等于數(shù)據(jù)速率。表 2-7 Cyclone 器件支持的串行總線接口通過在 Cyclone 器件中實(shí)現(xiàn) SPI 和I2C 標(biāo)準(zhǔn)，可以在集成電路、處理器和外設(shè)之間提供一個(gè)低速的通信鏈路。IEEE 1394 和 USB 也可以在處理器、計(jì)算機(jī)和其他器件之間建立一條器

42、件可以用來實(shí)現(xiàn)與 PHY 器件的總線控制和接口功能。5.通信協(xié)議。CycloneCyclone 器件支持一系列的通信協(xié)議，包括 E1、E3、T1、T3 和 SONET/SDH（見表 2-8）等。E1 和 E3 是歐洲數(shù)字傳輸標(biāo)準(zhǔn)；T1 和 T3 是相應(yīng)的數(shù)字傳輸標(biāo)準(zhǔn)；SONET/SDH 是光纖上的數(shù)字傳輸標(biāo)準(zhǔn)。Cyclone 器件還可以實(shí)現(xiàn)-PHY 和 UTOPIA 通口協(xié)議，如表 2-9 所示。表 2-8 Cyclone 器件支持的通信協(xié)議表 2-9 Cyclone 器件支持的通口協(xié)議協(xié)議-PHYe12-PHYe13UTOPLAe12UTOPLAe13最大帶寬/Mbps62224886222

43、488總線寬度168/328/168/16/32協(xié)議E1E3T1T3STM-0STM-1STM-4STM-16最大帶寬/Mbps2.04834.3681.54444.73651.48155.52622.082488協(xié)議SPII2CIEEE1394USB2.0最大帶寬（Mbps）13.4400480總線保持電路VCCIO可選的 PCIVCCIO口-PHY 和 UTOPIA 協(xié)議分別為 SONET/SDH 和異步傳輸模式（ATM）提供物理層和鏈路層的接口，可以在 Cyclone 器件中實(shí)現(xiàn)。這些通口協(xié)議一般用于中通信設(shè)備中，Cyclone 器件可以滿足這些應(yīng)用在性能上、邏輯密度上和系統(tǒng)特性上的需求

44、。2.4.5 鎖相環(huán)的實(shí)現(xiàn)Cyclone 器件內(nèi)置最多 2 個(gè)增強(qiáng)型鎖相環(huán)，可給用戶提供高性能的時(shí)鐘管理能力，如頻率合成、可編程移相、片外時(shí)鐘輸出、可編程占空比、失鎖檢測(cè)以及高速差分時(shí)鐘信號(hào)的輸入和輸出等。圖 10 所示為 Cyclone 器件內(nèi)鎖相環(huán)的原理框圖。Cyclone 的鎖相環(huán)電路具有時(shí)鐘功能，實(shí)際運(yùn)行的時(shí)鐘可以不同于輸入的時(shí)鐘頻率。每個(gè)鎖相環(huán)可以提供 3 個(gè)不同頻率的輸出。鎖相環(huán)提供兩個(gè)比例因子分別為 m 和 n 的除法計(jì)數(shù)器，其中的 m，n 和后比例計(jì)數(shù)器（g0，g1 和 e）可以設(shè)置成從 132 之間的任意整數(shù)。Cyclone 的鎖相環(huán)還可以實(shí)現(xiàn)對(duì)一個(gè)應(yīng)用進(jìn)行時(shí)分復(fù)用的功能，這

45、樣對(duì)于某些特定的電路就可以在一個(gè)時(shí)鐘周期內(nèi)運(yùn)行多次。通過時(shí)分復(fù)用，可以用較少的邏輯資源來實(shí)現(xiàn)所需要的功能，因此可以利用這種共享資源的方法來增加內(nèi)的可用資源。時(shí)鐘 0Phase圖 10CycloCnoempa器ra件tor鎖相環(huán)原理框圖Cyclone 中的每個(gè)鎖相環(huán)還可以有一個(gè)差分的或單端的片外時(shí)鐘輸出。每個(gè)鎖相環(huán)有一對(duì)片外時(shí)鐘輸出管腳，該輸出管腳可以支持表 2-10 所示的多種 I/O 標(biāo)準(zhǔn)。外部時(shí)鐘輸出可以用做系統(tǒng)時(shí)鐘或用來同步整個(gè)板上的不同器件，其時(shí)鐘反饋特性可以用來補(bǔ)償時(shí)鐘與輸入時(shí)鐘相位對(duì)齊。表 2-10 Cyclone 器件鎖相環(huán)特性的延時(shí)或使輸出的表中 m、n 除法計(jì)數(shù)器和后比例計(jì)數(shù)

46、器的范圍從 132；最小的為 vc0 周期除以 80，如果以度為增加，Cyclone 器件的輸出至少可以以 45遞增，更小的增加度數(shù)有可能受到頻率和分頻系數(shù)的限制。Cyclone 的鎖相環(huán)具有可編程移相的能力。用戶可以在一個(gè)時(shí)間單元內(nèi)對(duì)時(shí)鐘進(jìn)行移相，最高分辨率達(dá)到 150ps?？删幊桃葡嗵匦砸话阌糜谄ヅ淠切╆P(guān)鍵時(shí)序路徑上時(shí)鐘沿的約束，如建立時(shí)間和保持時(shí)間的約束。Cyclone PLL 的相位鎖定信號(hào)用來指示輸出時(shí)鐘相對(duì)于參考時(shí)鐘相已經(jīng)完全穩(wěn)定地鎖定。它一般用于系統(tǒng)控制和同步整個(gè)板子上的其他不同器件。Cyclone 的鎖相環(huán)具有可編程占空比的能力。可編程占空比使得鎖相環(huán)可以產(chǎn)生不同占空比的輸出時(shí)

47、鐘。2.4.6 I/O 特性Cyclone 器件可以支持差分的 I/O 標(biāo)準(zhǔn)，如 LVDS 和去抖動(dòng)差分信號(hào)（RSDS），當(dāng)然也支持單端的 I/O 標(biāo)準(zhǔn)，如 LVTTL、LVCMOS、SSTL 和 PCI。Cyclone 器件可以支持最多 129 個(gè)通道的 LVDS 和 RSDS a Cyclone 器件內(nèi)的 LVDS 媛沖器，特性鎖相環(huán)支持時(shí)鐘倍頻及分頻m、n 除法計(jì)數(shù)器和后比例計(jì)數(shù)器相移分辨率最高到 150ps 遞增可編程占空比3時(shí)鐘輸出數(shù)目2片外時(shí)鐘輸出數(shù)目最多 1 對(duì)差分或一個(gè)單端信號(hào)輸入、輸出時(shí)鐘可支持 I/O 標(biāo)準(zhǔn)LVTTL，LVCMOS，2.5/1.8/1.5V，3.3VPCI，

48、SSTL-2ClassI&II， SSTL-3ClassI&II，LVDSI/O 緩沖cmt時(shí)鐘 1tn全局時(shí)鐘g1VCO8全局時(shí)鐘p0可以支持最高達(dá) 640Mbps 的數(shù)據(jù)傳輸速度。與單端的 I/O 標(biāo)準(zhǔn)相比，這些內(nèi)置于 Cyclone 器件的 LVDS 緩沖器保持了信號(hào)的完整性，并具有更低的電磁干擾（EMI）和更低的電源功耗。圖 11 所示為 Cyclone 器件的 LVDS 接口。表 2-11 列出了 Cyclone 器件LVDS 和 RSDS 數(shù)據(jù)通道的數(shù)目及數(shù)據(jù)傳輸速度。圖 11 Cyclone 器件的 LVDS 通道表 2-11 每個(gè) Cyclone 器件LVDS 通道和 RSDS

49、 通道的數(shù)目及其性能Cyclone 器件提供常用的單端 I/O 標(biāo)準(zhǔn)的支持，如 LVTTL、LVCMOS、SSTL-2、SSTL-3 和 PCI，用于與板上其他器件的接口。單端 I/O 可以提供比差分 I/O 更強(qiáng)的電流驅(qū)動(dòng)要應(yīng)用在與高性能器的接口中，如雙數(shù)據(jù)速率（DDR）的 SDRAM 和 FCRAM 器件。表 2-12 列出了 Cyclone器件可以支持的單端 I/O 信號(hào)標(biāo)準(zhǔn)。表 2-12 Cyclone 器件支持的單端 I/O 信號(hào)標(biāo)準(zhǔn)2.4.7 Nios II處理器Cyclone 器件可以實(shí)現(xiàn) Nios II處理器，而且只占用不到 600 個(gè)邏輯單元（LE），因此在含多達(dá) 20260

50、 個(gè) LE 的最大 Cyclone 器件中，可以將多個(gè) Nios II 處理器集成到一個(gè) Cyclone器件中。Nios II 系列處理器以第一代 Nios 處理器為基礎(chǔ)，提供三種內(nèi)核來滿足處理器的應(yīng)用。設(shè)計(jì)者可以從高性能內(nèi)核（超過 200 DMIPS）、低成本內(nèi)核（代于 50 美分的邏輯資源消耗）和性價(jià)比平衡的標(biāo)準(zhǔn)內(nèi)核中進(jìn)行選擇。開發(fā)通過向 Nios II 處理器指令集中增加定制指令，可以加速算法。定制指令可以在一個(gè)時(shí)鐘周期的時(shí)間內(nèi)完成復(fù)雜的處理任務(wù)，為系統(tǒng)優(yōu)化提供了一種高性價(jià)比的解決方案。用戶添加的定制指令可以該問器和 Nios II 系統(tǒng)外部的邏輯，提供了高效、靈活的數(shù)據(jù)和邏輯資源的能力

51、。定制指令允許設(shè)計(jì)者靈活、輕便地設(shè)計(jì)高端操作在可編程邏輯器件（PLD）中的性能優(yōu)勢(shì)。2.4.8 配 方案，同時(shí)保留了并行硬件串行配置器件系列包括 EPCS1 和 EPCS4 兩個(gè)產(chǎn)品，分別提供 1MB 和 4MB 的容量。該配置器件在保證低成本的同時(shí)還具備在系統(tǒng)編程（ISP）能力和多次編程能力，且具有包括 ISP 和Flash器接口等特性，8 引腳小外形封裝，增加了在低價(jià)格、小面積應(yīng)用領(lǐng)域的使用機(jī)會(huì)。串行配置器件最高達(dá) 64MB 的小型化的配置方案。容量使得它為 Stratix II 系列器件提供了一種價(jià)格敏感、置I/O 標(biāo)準(zhǔn)傳輸頻率/MHz典 型 應(yīng) 用3.3/2.5/1.8V LVTTL2

52、50一般用途3.3/2.5/1.8/1.5V LVCMOS250一般用途SSTL-3 Class&II166SDR SDRAMSSTL-2 Class&II133DDR SDRAM 及PCRAM3.3V PCI66PC 及應(yīng)用器件封裝LVDS 通道RSDS 通道通道數(shù)數(shù)據(jù)傳輸速率/Mbps通道數(shù)數(shù)據(jù)傳輸速率/MbpsEP2C5144 腳 TQFP3464034311EP1C4324 腳 FineLine BGA103640103311400 腳 FineLine BGA129640129311EP1C6144 腳 TQFP2964029311240 腳 TQFP7264072311EP1C12

53、240 腳 TQFP6664066311324 腳 FineLine BGA103640103311EP1C20324 腳 FineLine BGA9564095311400 腳 FineLine BGA129640129311120100170120Cyclone 器件Cyclone 器件第三章Altera 公司的 Quartus II 設(shè)計(jì)Quartus II提供了完整的多應(yīng)用設(shè)計(jì)環(huán)境，能夠直接滿足特定設(shè)計(jì)需要，為可編程系統(tǒng)（SOPC）提供全面的設(shè)計(jì)環(huán)境。Quartus II含有 FPGA 和 CPLD 設(shè)計(jì)所有階段的解決方案，如圖 1 所示。包括基于模塊的設(shè)計(jì)、系統(tǒng)級(jí)設(shè)計(jì)和開發(fā)圖 1 Q

54、uartus II 設(shè)計(jì)流程Quartus II 設(shè)計(jì)工具支持基于 VHDL、Verilog HDL 的設(shè)計(jì)，其嵌有 VHDL、Verilog HDL邏輯綜合器。Quartus II 可以利用第的綜合工具如 Synplify 進(jìn)行邏輯綜合，也可以利用第的仿真工具如進(jìn)行仿真。此外 Quartus II 與和 DSP Builder 結(jié)合，可以進(jìn)行基于 FPGA 的 DSP 系統(tǒng)開發(fā)。使用 Quartus II 內(nèi)嵌的 SOPC Builder，配合 Nios II IDE 集成開發(fā)環(huán)境，可以開發(fā) Nios II3.1 圖形用戶界面設(shè)計(jì)流程軟核處理器。Quartus II為設(shè)計(jì)流程的每個(gè)階段提供

55、Quartus II 圖形用戶界面及命令行界面，可以在整個(gè)流程中只使用這些界面中的一個(gè)，也可以在設(shè)計(jì)流程的不同階段使用不同的界面。圖 2 所示為 Quartus II 圖形用戶界面的功能。以下步驟描述了使用 Quartus II 圖形用戶界面的基本設(shè)計(jì)流程。使用 New Project Wizard（“File”菜單）建立新工程并指定目標(biāo)器件或器件系列。使用 Text Editor 建立 Verilog HDL、VHDL 或 Altera 硬件描述語言（AHDL）設(shè)計(jì)。根據(jù)需要，使用 Block Editor 建立表示其他設(shè)計(jì)文件的符號(hào)框圖，也可以建立原理圖。還可以使用 Mega Wizar

56、Plug-設(shè)計(jì)中將它們例化。anager（Tools 菜單）生成宏功能模塊和 IP 功能的自定義變量，在約束輸入分配編輯器（Assignment Editor）引腳規(guī)劃器（Pin Planner）Settings框平面布局圖編輯器（Floorplan Editcr）設(shè)計(jì)分區(qū)窗口綜合分析和綜合（ysis & Synthesis）VHDL，Verilong HDL & AHDL設(shè)計(jì)助手RTL 查看器（RTL Viewer）技術(shù)查看器(Technology Map Viewer)漸進(jìn)式綜合(Incremental Synthesis)功耗分析layer yxer 工具lay Earlyer Esti

57、matorEDA 界面EDA Netlist Writer基于模塊的設(shè)計(jì)LogicLock 窗口平面布局圖編輯器（Floorplan Editor）VQM Writer開發(fā)Software Builder系統(tǒng)級(jí)設(shè)計(jì)SOPC BuilderDSP Builder設(shè)計(jì)輸入文本編輯器（Text Editor）模塊和符號(hào)編輯部（Block & Syinbol Editor）編程和配置仿 真時(shí)序 近時(shí)序分析工程更改管理調(diào) 試布局布線功耗分析綜 合設(shè)計(jì)輸入布局布線適配器（Fitter）分配編輯器(Assignment Editor)平面布局圖編輯器(Flcorplan Editor)漸進(jìn)式編輯（Incre

58、mental Compilation）窗口(Report Window)資源優(yōu)化顧問(Resource Optimization Advisor)設(shè)計(jì)空間管理器(Design Space Explorer)編輯器(Chip Editor)時(shí)序分析時(shí)序分析儀（Timingyzer）技術(shù)窗口(Report Window)查看器(Technology Map Viewer)圖 2 Quartus II 圖形用戶界面功能（3）可選項(xiàng)：使用 Assignment Editor、Pin Planner、Settings框（Assignment 菜單）、Floorplan Editor、Design Par

59、titions 窗口、LogicLock 功能指定初始設(shè)計(jì)約束?？蛇x項(xiàng)：進(jìn)行 Early Timing Estimate，在完成 Fitter 之前生成時(shí)序結(jié)果的早期估算。可選項(xiàng)：使用 SOPC Builder 或 DSP Builder 建立系統(tǒng)級(jí)設(shè)計(jì)。（6）可選項(xiàng)：使用 Software Builder 為 Excalibur 器件處理器或 Nios編程文件。處理器建立（7）使用ysis & Synthesis 對(duì)設(shè)計(jì)進(jìn)行綜合?？蛇x項(xiàng)：如果設(shè)計(jì)含有分區(qū)，而沒有進(jìn)行完整編譯，則需要采用 Partition Merge 合并分區(qū)?？蛇x項(xiàng)：通過使用 Simulator 和 Generate Fu

60、nctional Simulation Netlist 命令在設(shè)計(jì)中執(zhí)行功能仿真。使用 Fitter 對(duì)設(shè)計(jì)進(jìn)行布局布線。（11）可選項(xiàng)：使用layeryzer 進(jìn)行功耗估算和分析。（12）可選項(xiàng)：使用 Timingyzer 對(duì)設(shè)計(jì)進(jìn)行時(shí)序分析?？蛇x項(xiàng)：使用 Simulator 對(duì)設(shè)計(jì)進(jìn)行時(shí)序仿真?？蛇x項(xiàng)：使用物理綜合、Timing Closure 平面布局圖、LogicLock 功能、Settings框和 Assignment Editor 改進(jìn)時(shí)序，達(dá)到時(shí)序 近。使用 Assembler 為設(shè)計(jì)建立編程文件。使用編程文件、Programmer 和 Altera 硬件對(duì)器件進(jìn)行編程；或?qū)⒕幊?/p>