1、PAGE 基于FPGA的自適應(yīng)數(shù)字頻率計(jì)設(shè)計(jì) Design of Adaptive Digital Frequency Meter Based on FPGA基于FPGA的自適應(yīng)數(shù)字頻率計(jì)的設(shè)計(jì)基于FPGA的自適應(yīng)數(shù)字頻率計(jì)的設(shè)計(jì) 摘 要本文運(yùn)用EDA技術(shù)和PFGA 技術(shù)設(shè)計(jì)基于FPGA的自適應(yīng)數(shù)字頻率計(jì)系統(tǒng)。EDA技術(shù)是現(xiàn)代電子設(shè)計(jì)技術(shù)的核心潮流，F(xiàn)PGA的發(fā)展對(duì)EDA 技術(shù)起到了巨大的推動(dòng)作用。運(yùn)用HDL 語言，借助 EDA 開發(fā)工具，在FPGA上實(shí)現(xiàn)一個(gè)復(fù)雜系統(tǒng)的硬件電路功能具有設(shè)計(jì)靈活、高效、成本低、開發(fā)周期短的特點(diǎn)。文中首先概述EDA技術(shù)，硬件描述語言VHDL, FPGA 技術(shù)及ED

2、A 開發(fā)工具Quartus II，然后在幾種常用的數(shù)字頻率計(jì)的測(cè)量方法中選定直接測(cè)頻法作為設(shè)計(jì)算法原理，并根據(jù)直接測(cè)頻法原理建立數(shù)字頻率計(jì)的系統(tǒng)結(jié)構(gòu)框圖。接下來自頂向下把數(shù)字頻率計(jì)分成若干個(gè)功能模塊，對(duì)每一個(gè)模塊用 VHDL 語言描述并用 Quartus II 仿真，確定其功能正確實(shí)現(xiàn)后，再將各個(gè)模塊級(jí)聯(lián)起來構(gòu)成數(shù)字頻率計(jì)頂層電路，并對(duì)整個(gè)系統(tǒng)的進(jìn)行仿真。最后在實(shí)驗(yàn)箱上對(duì)整個(gè)系統(tǒng)進(jìn)行硬件測(cè)試。測(cè)試結(jié)果表明該數(shù)字頻率計(jì)的功能得到實(shí)現(xiàn)，并且各項(xiàng)功能指標(biāo)符合設(shè)計(jì)要求。關(guān)鍵詞：數(shù)字頻率計(jì) 直接測(cè)頻法 VHDL FPGAAbstractIn this paper,a digital frequency

3、meter based on FPGA is designed by using EDA technology.EDA technology is the core of modern electronic technology,The development of FPGA has played a tremendous role in promoting the development of EDA technology.By using HDL and EDA development tools, a complex hardware system on FPGA can be desi

4、gned with characteristics of design flexibility, high efficiency,low cost and short development cycle.In this paper,an overview of EDA technology, hardware description language VHDL,FPGA technology and EDA development tools Quartus II is firstly given,then in several commonly used digital frequency

5、meter measuring method,direct frequency measurement method is selected as the design algorithm.A system block diagram of the digital frequency meter is established based on the principle of direct measurement.The digital frequency meter is divided into several functional modules according to top-dow

6、n method.Each module is described by VHDL and simulated by Quartus II.After determining its function correctly implemented,each module is connected together to form a digital frequency meter top-level circuit,then the whole system is simulated. Finally,the entire system is tested on the experimental

7、 development board.The test results show that the functions of digital frequency meter are realized,and the function parameters meet the design requirements.Key Words: digital frequency meter direct frequency measurement method VHDL FPGA目錄 TOC o 1-3 h z u HYPERLINK l _Toc326751060 第1章 緒論 PAGEREF _To

8、c326751060 h 1 HYPERLINK l _Toc326751061 1.1 課題研究的目的及意義 PAGEREF _Toc326751061 h 1 HYPERLINK l _Toc326751062 1.2 研究?jī)?nèi)容及方法 PAGEREF _Toc326751062 h 2 HYPERLINK l _Toc326751063 第2章 EDA與FPGA概述 PAGEREF _Toc326751063 h 3 HYPERLINK l _Toc326751064 2.1 EDA技術(shù)概述 PAGEREF _Toc326751064 h 3 HYPERLINK l _Toc3267510

9、65 2.2 FPGA概述 PAGEREF _Toc326751065 h 4 HYPERLINK l _Toc326751066 2.3 基于EDA軟件的FPGA開發(fā)流程 PAGEREF _Toc326751066 h 4 HYPERLINK l _Toc326751067 第3章 VHDL與Quartus概述 PAGEREF _Toc326751067 h 6 HYPERLINK l _Toc326751068 3.1 VHDL語言 PAGEREF _Toc326751068 h 6 HYPERLINK l _Toc326751069 3.2 Quartus II軟件平臺(tái) PAGEREF

10、_Toc326751069 h 6 HYPERLINK l _Toc326751070 第4章 系統(tǒng)設(shè)計(jì)及組成原理 PAGEREF _Toc326751070 h 8 HYPERLINK l _Toc326751071 4.1 基于FPGA的數(shù)字頻率計(jì)的設(shè)計(jì)算法原理 PAGEREF _Toc326751071 h 8 HYPERLINK l _Toc326751072 4.2 基于FPGA的數(shù)字頻率計(jì)的系統(tǒng)組成原理 PAGEREF _Toc326751072 h 9 HYPERLINK l _Toc326751073 第5章 系統(tǒng)的實(shí)現(xiàn)及仿真 PAGEREF _Toc326751073 h 1

11、1 HYPERLINK l _Toc326751074 5.1 信號(hào)放大整形電路 PAGEREF _Toc326751074 h 11 HYPERLINK l _Toc326751075 5.2 數(shù)碼管顯示 PAGEREF _Toc326751075 h 13 HYPERLINK l _Toc326751076 5.2 FPGA功能模塊 PAGEREF _Toc326751076 h 13 HYPERLINK l _Toc326751077 5.3.1 測(cè)頻控制信號(hào)發(fā)生器control PAGEREF _Toc326751077 h 17 HYPERLINK l _Toc326751078 5

12、.3.2 數(shù)控偶數(shù)倍分頻器DVF PAGEREF _Toc326751078 h 18 HYPERLINK l _Toc326751079 5.3.3 BCD碼加法計(jì)數(shù)器cnt28 PAGEREF _Toc326751079 h 19 HYPERLINK l _Toc326751080 5.3.4 數(shù)據(jù)鎖存器lock28 PAGEREF _Toc326751080 h 20 HYPERLINK l _Toc326751081 5.3.5 自適應(yīng)器zishiying PAGEREF _Toc326751081 h 21 HYPERLINK l _Toc326751082 5.3.6 數(shù)碼管掃描譯

13、碼模塊led_scan PAGEREF _Toc326751082 h 24 HYPERLINK l _Toc326751083 5.3.7 分頻比重置器value PAGEREF _Toc326751083 h 27 HYPERLINK l _Toc326751084 5.4 數(shù)字頻率計(jì)系統(tǒng)仿真 PAGEREF _Toc326751084 h 28 HYPERLINK l _Toc326751085 第6章 系統(tǒng)硬件測(cè)試 PAGEREF _Toc326751085 h 30 HYPERLINK l _Toc326751086 6.1 引腳鎖定 PAGEREF _Toc326751086 h

14、30 HYPERLINK l _Toc326751087 6.2 編程下載 PAGEREF _Toc326751087 h 31 HYPERLINK l _Toc326751088 6.3 測(cè)試結(jié)果 PAGEREF _Toc326751088 h 32 HYPERLINK l _Toc326751089 第7章 結(jié)束語 PAGEREF _Toc326751089 h 33 HYPERLINK l _Toc326751090 參考文獻(xiàn) PAGEREF _Toc326751090 h 34 HYPERLINK l _Toc326751091 附錄A 外文資料翻譯 PAGEREF _Toc32675

15、1091 h 36 HYPERLINK l _Toc326751092 A.1 外文資料 PAGEREF _Toc326751092 h 36 HYPERLINK l _Toc326751093 A.2 中文翻譯 PAGEREF _Toc326751093 h 41 HYPERLINK l _Toc326751094 附錄B 其余程序 PAGEREF _Toc326751094 h 45 HYPERLINK l _Toc326751095 B.1 數(shù)控偶數(shù)倍分頻器DVF PAGEREF _Toc326751095 h 45 HYPERLINK l _Toc326751096 B.2 BCD碼計(jì)

16、數(shù)器cnt28 PAGEREF _Toc326751096 h 46 HYPERLINK l _Toc326751097 B.3 28位鎖存器lock28 PAGEREF _Toc326751097 h 47 HYPERLINK l _Toc326751098 B.4分頻比置數(shù)器value PAGEREF _Toc326751098 h 48石家莊鐵道大學(xué)畢業(yè)設(shè)計(jì)PAGE 61第1章 緒論1.1 課題研究的目的及意義現(xiàn)代電子設(shè)計(jì)技術(shù)的核心已趨向基于計(jì)算機(jī)的電子設(shè)計(jì)自動(dòng)化技術(shù)，即EDA(Electronic Design Automation)技術(shù)。EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟

17、件平臺(tái)上，對(duì)以硬件描述語言HDL(Hardware Description Language)為系統(tǒng)邏輯描述手段完成設(shè)計(jì)文件，由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局布線、邏輯優(yōu)化和仿真測(cè)試，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度，這是電子設(shè)計(jì)技術(shù)的一大進(jìn)步。目前，以硬件描述語言HDL完成電路設(shè)計(jì)，借助EDA工具經(jīng)過簡(jiǎn)單的綜合與布局，快速的 HYPERLINK /view/391526.htm t _blank 燒錄至 FPGA(FieldProgrammable Gate Arr

18、ay，現(xiàn)場(chǎng)可編程門陣列)或者CPLD(complex programmable logic device，復(fù)雜可編程邏輯器件)上進(jìn)行測(cè)試，是現(xiàn)代 IC 設(shè)計(jì)驗(yàn)證的技術(shù)主流。硬件描述語言HDL是EDA技術(shù)的重要組成部分，常見的HDL主要有VHDL、Verilog Hdl、ABEL、AHDL、System Verilog和SystemC。本設(shè)計(jì)采用的是VHDL語言。VHDL的英文全名是VHSIC(Very High Speed Integrated Circuit) Hardware Description Language。VHDL具有與具體硬件電路無關(guān)和與設(shè)計(jì)平臺(tái)無關(guān)的特性，并且具有良好的電路

19、行為描述和系統(tǒng)描述的能力，并在語言易讀性和層次化，結(jié)構(gòu)化設(shè)計(jì)方面，表現(xiàn)了強(qiáng)大的生命力和應(yīng)用潛力。頻率是信號(hào)的一個(gè)基本參量，信號(hào)的頻率直接影響著電子系統(tǒng)的性能。測(cè)量信號(hào)頻率的工具，即頻率計(jì)，是電子系統(tǒng)測(cè)量常用工具。頻率計(jì)是一種用十進(jìn)制數(shù)字顯示被測(cè)信號(hào)頻率的數(shù)字測(cè)量?jī)x器1 楊龍麟. 電子測(cè)量技術(shù)(第3版)M.北京：人民郵電出版社，2009.。它的基本功能是測(cè)量正弦信號(hào)、方波信號(hào)、尖脈沖信號(hào)及其他各種單位時(shí)間內(nèi)變化的物理量。在傳統(tǒng)的電子測(cè)量?jī)x器中，示波器在進(jìn)行頻率測(cè)量時(shí)測(cè)量精度較低，誤差較大。頻譜儀可以準(zhǔn)確的測(cè)量頻率并顯示被測(cè)信號(hào)的頻譜，但測(cè)量速度較慢，無法實(shí)時(shí)快速的跟蹤捕捉到被測(cè)信號(hào)頻率的變化。由

20、于頻率計(jì)能夠快速準(zhǔn)確的捕捉到被測(cè)信號(hào)頻率的變化，因此，頻率計(jì)擁有非常廣泛的應(yīng)用范圍。但是實(shí)際的硬件設(shè)計(jì)用到的器件較多，連線比較復(fù)雜，而且會(huì)產(chǎn)生較大的延時(shí)，造成的測(cè)量誤差、可靠性差。隨著FPGA等可編程邏輯器件的發(fā)展，EDA 技術(shù)配合開發(fā)軟件運(yùn)用HDL語言設(shè)計(jì)的方式改變了傳統(tǒng)電子設(shè)計(jì)實(shí)現(xiàn)時(shí)的器件多、可靠性性等缺點(diǎn)，且它的開發(fā)周期短，開發(fā)成本低，在硬件電路不變時(shí)，通過修改源程序，便可增加新功能，實(shí)現(xiàn)數(shù)字系統(tǒng)硬件的軟件化，是現(xiàn)代電子設(shè)計(jì)技術(shù)的核心和潮流。1.2 研究?jī)?nèi)容及方法本設(shè)計(jì)主要研究了基于FPGA的自適應(yīng)數(shù)字頻率計(jì)系統(tǒng)的設(shè)計(jì)方案與實(shí)現(xiàn)過程。系統(tǒng)可以測(cè)量正弦波、方波、三角波等波形的頻率，測(cè)量頻率

21、范圍為010MHz，分為0999Hz，1999.999KHz，19.999999MHz三檔，并可自適應(yīng)換擋。為了實(shí)現(xiàn)上述設(shè)計(jì)功能及要求，數(shù)字頻率計(jì)系統(tǒng)應(yīng)分為外圍電路：信號(hào)放大整形電路和數(shù)碼管動(dòng)態(tài)顯示模塊；核心模塊：FPGA模塊。本設(shè)計(jì)除了對(duì)被測(cè)信號(hào)的整形部分和對(duì)測(cè)量值的數(shù)碼管顯示部分外，在 Quartus軟件平臺(tái)上應(yīng)用 VHDL文本輸入設(shè)計(jì)方法實(shí)現(xiàn)FPGA模塊的設(shè)計(jì)。其中涉及到在軟件平臺(tái)Quartus II環(huán)境下采用層次化的設(shè)計(jì)方法，首先通過VHDL語言來編寫程序，從而實(shí)現(xiàn)FPGA部分的各個(gè)功能模塊，并對(duì)各個(gè)模塊進(jìn)行仿真。然后以例化語句完成頂層設(shè)計(jì)，最后對(duì)整個(gè)系統(tǒng)進(jìn)行仿真。軟件部分功能驗(yàn)證正確

22、后，下載到以EP1C6Q240C8芯片為核心的GW48EDA_PK2/PK3實(shí)驗(yàn)箱上進(jìn)行測(cè)試。信號(hào)整形放大電路通過Multisim軟件進(jìn)行設(shè)計(jì)及仿真。第2章 EDA與FPGA概述2.1 EDA技術(shù)概述EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，對(duì)以硬件描述語言HDL(Hardware Description Language)為系統(tǒng)邏輯描述手段完成設(shè)計(jì)文件，由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局布線、邏輯優(yōu)化和仿真測(cè)試，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)在硬件實(shí)現(xiàn)方面融合了大規(guī)模集成電路制造技術(shù)、IC 版圖設(shè)計(jì)、專用集成電路ASI

23、C(Application Specific Integrated Circuit)測(cè)試和封裝、FPGA/CPLD編程下載和自動(dòng)測(cè)試等技術(shù)；在計(jì)算機(jī)輔助工程方面融合了計(jì)算機(jī)輔助設(shè)計(jì)CAD(Computer - Aided Design)、計(jì)算機(jī)輔助制造CAM(computer-aided manufacturing)、計(jì)算機(jī)輔助測(cè)試CAT(Computer Aided Translation)、計(jì)算機(jī)輔助工程CAE(Computer Aided Engineering)以及多種計(jì)算機(jī)語言的設(shè)計(jì)概念；而在現(xiàn)代電子學(xué)方面則容納了更多的內(nèi)容，如電子線路設(shè)計(jì)理論、數(shù)字信號(hào)處理技術(shù)、數(shù)字系統(tǒng)建模和優(yōu)化技

24、術(shù)及其高頻的長(zhǎng)線技術(shù)理論等2 潘松，趙敏笑. EDA技術(shù)及其應(yīng)用M.北京：科學(xué)出版社，2007.2?；仡櫧?30 年電子設(shè)計(jì)技術(shù)的發(fā)展歷程，可將 EDA 技術(shù)分為三個(gè)階段：七十年代為 CAD 階段，人們用計(jì)算機(jī)輔助進(jìn)行 IC 版圖編輯、PCB 布局布線，取代了手工操作，產(chǎn)生了計(jì)算機(jī)輔助設(shè)計(jì)的概念；八十年代為 CAE 階段，與 CAD 相比，除了純粹的圖形繪制功能外，又增加了電路功能設(shè)計(jì)和結(jié)構(gòu)設(shè)計(jì)，并且通過電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起，實(shí)現(xiàn)了工程設(shè)計(jì)；九十年代為 ESDA 階段，人們開始追求貫徹整個(gè)設(shè)計(jì)過程的自動(dòng)化，這就是 ESDA 即電子系統(tǒng)設(shè)計(jì)自動(dòng)化。傳統(tǒng)的電子設(shè)計(jì)的基本思路是選擇標(biāo)準(zhǔn)集成

25、電路“自底向上”的構(gòu)造出一個(gè)新的系統(tǒng)。這樣的設(shè)計(jì)方法就如同一磚一瓦建造金字塔，不僅效率低、成本高而且容易出錯(cuò)。ESDA 代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向，它的基本特征是：設(shè)計(jì)人員按照“自頂向下”的設(shè)計(jì)方法，首先從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)；在方框圖一級(jí)進(jìn)行仿真、糾錯(cuò)，并用硬件描述語言對(duì)高層次的系統(tǒng)行為進(jìn)行描述，在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證；然后用綜合優(yōu)化工具生成具體門電路的網(wǎng)表，其對(duì)應(yīng)的物理實(shí)現(xiàn)級(jí)可以是印刷電路板或?qū)Ｓ眉呻娐贰Ｓ捎谠O(shè)計(jì)的主要仿真和調(diào)試過程是在高層次上完成的，有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯(cuò)誤，避免設(shè)計(jì)工作的浪費(fèi)，同時(shí)也減少了邏輯功能仿真的工作量，提高了設(shè)計(jì)的一次

26、成功率3 張彩珍. EDA技術(shù)及實(shí)踐M. 成都：西南交通大學(xué)出版社，2011.。2.2 FPGA概述FPGA和CPLD可編程邏輯器件代表了現(xiàn)今最先進(jìn)和最熱門的 EDA 技術(shù)的發(fā)展方向?，F(xiàn)代電子產(chǎn)品的復(fù)雜度日益加深，這就帶來了體積大、功耗大、可靠性差的問題。解決這一問題的有效方法就是采用 ASIC(Application Specific Integrated Circuits-專用集成電路)芯片進(jìn)行設(shè)計(jì)。ASIC 按照設(shè)計(jì)方法的不同可分為：全定制ASIC，半定制 ASIC，可編程 ASIC(即可編程邏輯器件PLD)。全定制 ASIC 和半定制 ASIC都是約束性的設(shè)計(jì)方法，其主要過程是先由設(shè)計(jì)

27、師進(jìn)行設(shè)計(jì)和定義，再由廠家完成 IC 制作。PLD 則與上述兩種設(shè)計(jì)方法不同：設(shè)計(jì)人員完成版圖設(shè)計(jì)后，在實(shí)驗(yàn)室內(nèi)就可以燒制出自己的芯片，無須 IC 廠家的參與，大大縮短了開發(fā)周期4 Simpson, Philip. FPGA DesignM. Germany: Springer Science+Business Media, LLC, 2010.4。近年來，隨著集成電路的深亞微米制造技術(shù)和設(shè)計(jì)技術(shù)的迅速發(fā)展，集成電路進(jìn)入了片上系統(tǒng)(SOC-System On a Chip)時(shí)代。它在單一芯片上集成了數(shù)字電路、模擬電路、信號(hào)采集和轉(zhuǎn)換電路、存儲(chǔ)器、MPU、MCU、DSP、MPEG 等，實(shí)現(xiàn)了過去

28、需要多片集成電路才能完成的功能。隨著 SOC 技術(shù)的發(fā)展，也出現(xiàn)了面向 SOC 的 PLD。如 Xilinx 公司推出的 Virtex 系列、Altera 公司推出的 APEX20K 系列集成度都達(dá)到了百萬門乃至千萬門以上，有的SOC PLD還專門集成了 CPU。隨著 PLD 技術(shù)和器件性能的不斷提高，PLD器件尤其是FPGA 器件，已成為現(xiàn)代高層次電子設(shè)計(jì)方法的首選實(shí)現(xiàn)載體。本系統(tǒng)在以Cyclone公司出產(chǎn)的型號(hào)為 EP1C6Q240C8的FPGA芯片為核心的GW48EDA_PK2/PK3實(shí)驗(yàn)箱上進(jìn)行硬件測(cè)試。2.3 基于EDA軟件的FPGA開發(fā)流程完整地了解利用EDA技術(shù)進(jìn)行設(shè)計(jì)開發(fā)的流程

29、對(duì)于正確地選擇和實(shí)驗(yàn)EDA軟件、優(yōu)化設(shè)計(jì)項(xiàng)目、提高設(shè)計(jì)效率十分有益，一個(gè)完整的，典型的EDA設(shè)計(jì)流程既是自頂向下設(shè)計(jì)方法的具體實(shí)施途徑，也是EDA工具軟件本身的組成結(jié)構(gòu)。FPGA 的EDA開發(fā)流程如圖2-1所示，其具體步驟如下5 潘松，黃繼業(yè).EDA技術(shù)與VHDLM.北京：清華大學(xué)出版社，2000.5：(1)設(shè)計(jì)輸入。設(shè)計(jì)輸入包括圖形輸入和硬件描述語言文本輸入。圖形輸入通常包括狀態(tài)圖輸入、波形圖輸入和原理圖輸入等方法。硬件描述語言文本輸入與傳統(tǒng)的計(jì)算機(jī)軟件語言編輯輸入基本一致，就是將使用了某種硬件描述語言的電路設(shè)計(jì)文本，如VHDL，進(jìn)行編輯輸入。(2)綜合。綜合就其字面含義應(yīng)該為把抽象的實(shí)體結(jié)

30、合成單一或統(tǒng)一的實(shí)體。因此，綜合就是把某些東西結(jié)合到一起，把設(shè)計(jì)抽象層次中的一種表述轉(zhuǎn)化成另外一種表述的過程。對(duì)于電子設(shè)計(jì)領(lǐng)域的綜合概念可以表示為：將用行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換為低層次的便于具體實(shí)現(xiàn)的模塊組合裝配而成的過程。圖2-1 FPGA 的EDA開發(fā)流程FPGA/CPLD器件和電路系統(tǒng)VHDL文本/原理圖綜合時(shí)序與功能門級(jí)仿真FPGA/CPLD 編程下載FPGA/CPLD適配圖 (3)布線布局。布線布局也稱為適配。適配器也稱結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件。適配器選定的目標(biāo)器件必須屬于原綜合器指定的目標(biāo)器件系列。適配完成

31、后可以對(duì)適配產(chǎn)生的仿真文件進(jìn)行精確的時(shí)序仿真，同時(shí)產(chǎn)生可用于編程的文件。(4)仿真。在編程下載前必須利用EDA工具對(duì)適配生成的結(jié)果進(jìn)行模擬測(cè)試，就是所謂的仿真。仿真就是讓計(jì)算機(jī)根據(jù)一定的算法和一定的仿真庫(kù)對(duì)EDA設(shè)計(jì)進(jìn)行模擬，以驗(yàn)證設(shè)計(jì)，排除錯(cuò)誤。(5)下載和硬件測(cè)試。把適配后產(chǎn)生的下載或配置文件，通過編程器或編程電纜向FPGA或CPLD進(jìn)行下載，以便進(jìn)行硬件調(diào)試驗(yàn)證。第3章 VHDL與Quartus概述3.1 VHDL語言硬件描述語言HDL是一種用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語言，它用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，與傳統(tǒng)的門級(jí)描述方式相比，它更適合大規(guī)模系統(tǒng)尤其可

32、編程邏輯器件的設(shè)計(jì)。隨著 EDA 技術(shù)的發(fā)展，使用硬件語言設(shè)計(jì) CPLD或FPGA 成為一種趨勢(shì)。目前最主要的硬件描述語言是 VHDL 和 Verilog HDL。VHDL 發(fā)展的較早，語法嚴(yán)格，而 Verilog HDL 是在 C 語言的基礎(chǔ)上發(fā)展起來的一種硬件描述語言，語法較自由。VHDL 和Verilog HDL 兩者相比，VHDL 的書寫規(guī)則比 Verilog 煩瑣一些，但 verilog 自由的語法也容易讓少數(shù)初學(xué)者出錯(cuò)6 Frank Vahid. Digital design, with RTL design, VHDL, and Verilog M.US：Wiley，2011.6

33、。本文主要采用 VHDL 編寫程序。VHDL具有與具體硬件電路無關(guān)和與設(shè)計(jì)平臺(tái)無關(guān)的特性，并且具有良好的電路行為描述和系統(tǒng)描述的能力，并在語言易讀性和層次化，結(jié)構(gòu)化設(shè)計(jì)方面，表現(xiàn)了強(qiáng)大的生命力和應(yīng)用潛力。因此，VHDL在支持各種模塊的設(shè)計(jì)方法，如自頂向下與自底向上或混合方法方面，以及在面對(duì)當(dāng)今許多電子產(chǎn)品生命周期的縮短，需要多次重新設(shè)計(jì)以融入最新技術(shù)，改變工藝等方面都表現(xiàn)出了良好的適應(yīng)性。用VHDL進(jìn)行電子系統(tǒng)設(shè)計(jì)的一個(gè)很大的優(yōu)點(diǎn)是設(shè)計(jì)者可以專心致力于其功能的實(shí)現(xiàn)，而不需要對(duì)不影響功能的于工藝有關(guān)的因素花費(fèi)過多的時(shí)間和精力。3.2 Quartus II軟件平臺(tái)目前使用比較廣泛的 PFGA 開發(fā)

34、工具有 Altera 公司的 MAX+PLUSII 和Quartus ， Xilinx 公 司 的 Foundation 和 ISE ， Lattice 公 司 的 ISP Synario 和ISPLever，以及其他由第三方公司開發(fā)的平臺(tái)。本系統(tǒng)采用的仿真平臺(tái)為Quartus，因此下面主要介紹一下 Altera 公司的 Quartus II 平臺(tái)。Quartus應(yīng)用開發(fā)工具提供完整的多平臺(tái)設(shè)計(jì)環(huán)境，它可以輕易滿足特定設(shè)計(jì)的需要，是可編程片上系統(tǒng)( SOPC) 設(shè)計(jì)的綜合性環(huán)境。它可在個(gè)人計(jì)算機(jī)或Unix / Linux 工作站上使用，提供廣泛的器件支持庫(kù)、高速的編譯效率、較好的圖形界面和便捷

35、的仿真平臺(tái)，大大簡(jiǎn)便了整個(gè)設(shè)計(jì)過程，做到真正的快速 CPLD/FPGA應(yīng)用開發(fā)。Quartus設(shè)計(jì)軟件提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，可進(jìn)行層次化的工程設(shè)計(jì)，不同的功能模塊上選擇不同的源文件輸入方式可設(shè)計(jì)出不同的底層功能模塊，然后再把這些模塊用元件例化語句組裝起來，便可生成具有一定功能的器件，設(shè)計(jì)自由，操作方便7 王輝，殷穎，陳婷. MAX+plus 和Quartus 應(yīng)用與開發(fā)技巧M.北京：機(jī)械工業(yè)出版社，2007.7。Quartus II 設(shè)計(jì)方法有 HDL 文本輸入方式，原理圖輸入方式，狀態(tài)圖輸入方式以及混合輸入方式。本設(shè)計(jì)采用的是HDL文本輸入方式，基于Quartus II

36、的HDL文本輸入設(shè)計(jì)流程如下：(1)創(chuàng)建工程準(zhǔn)備工作。任何一項(xiàng)設(shè)計(jì)都是一項(xiàng)工程，都必須首先為此工程建立一個(gè)放置與此工程相關(guān)的所有設(shè)計(jì)文件的文件夾。(2)創(chuàng)建工程。在此要利用New Project Wizard工具選項(xiàng)創(chuàng)建此設(shè)計(jì)工程，并設(shè)定此工程的一些相關(guān)信息，如工程名、目標(biāo)器件、綜合器、仿真器等。(3)編譯前設(shè)置。在對(duì)工程編譯處理前，必須做好必要的設(shè)置。(4)全程編譯。Quartus II編譯器是由一系列處理模塊構(gòu)成的，這些模塊復(fù)雜對(duì)設(shè)計(jì)項(xiàng)目的檢錯(cuò)、邏輯綜合、結(jié)構(gòu)綜合、輸出結(jié)果的編輯配置，即時(shí)序分析。(5)時(shí)序仿真。工程通過編譯后，必須對(duì)其功能和時(shí)序性質(zhì)進(jìn)行仿真測(cè)試，以了解設(shè)計(jì)結(jié)果是否滿足原設(shè)

37、計(jì)要求。(6)觀察RTL電路圖。Quartus II可實(shí)現(xiàn)硬件描述語言或網(wǎng)表文件對(duì)應(yīng)的RTL電路圖的生成。(7)引腳鎖定和下載。為了能對(duì)設(shè)計(jì)進(jìn)行硬件測(cè)試，應(yīng)將其輸入輸出信號(hào)鎖定在芯片確定的引腳上，將編譯產(chǎn)生的SOF格式配置文件下載進(jìn)FPGA中。當(dāng)硬件測(cè)試完成后，還必須對(duì)配置芯片進(jìn)行編程，完成FPGA的最終開發(fā)。第4章 系統(tǒng)設(shè)計(jì)及組成原理4.1 基于FPGA的數(shù)字頻率計(jì)的設(shè)計(jì)算法原理頻率測(cè)量方法主要有以下三種：(1)直接測(cè)頻法這個(gè)方法又稱 M 法。其基本原理為在一個(gè)單位時(shí)間T內(nèi)計(jì)數(shù)被測(cè)信號(hào)的上升沿或下降沿的個(gè)數(shù)N。根據(jù)公式4-1即可求得被測(cè)信號(hào)頻率： (4-1)如果單位時(shí)間T的長(zhǎng)度為1s，則被測(cè)

38、信號(hào)的頻率就是N，單位為Hz。這個(gè)方法的優(yōu)點(diǎn)是過程簡(jiǎn)單，計(jì)算量少，計(jì)數(shù)值就是被測(cè)信號(hào)的頻率。誤差主要來源于單位時(shí)間T是否精確，計(jì)數(shù)個(gè)數(shù)存在的誤差。這一誤差對(duì)低頻信號(hào)影響較大，對(duì)高頻信號(hào)的影響可忽略。(2)等精度測(cè)頻法這個(gè)方法又稱 M/T 法。其基本原理為是在直接測(cè)頻法的基礎(chǔ)上改進(jìn)而來的，閘門信號(hào)的產(chǎn)生分為兩個(gè)步驟：首先由標(biāo)準(zhǔn)時(shí)鐘產(chǎn)生一個(gè)預(yù)設(shè)閘門信號(hào)，然后用被測(cè)信號(hào)同步預(yù)設(shè)閘門信號(hào)產(chǎn)生實(shí)際閘門信號(hào)。標(biāo)準(zhǔn)時(shí)鐘和被測(cè)信號(hào)在實(shí)際閘門內(nèi)進(jìn)行計(jì)數(shù)得到和，標(biāo)準(zhǔn)時(shí)鐘的頻率為。根據(jù)公式4-2可求得被測(cè)信號(hào)的頻率： (4-2)這個(gè)方法在測(cè)低頻信號(hào)時(shí)，精度比直接測(cè)頻法有所改進(jìn)；但是對(duì)高頻信號(hào)特別是頻率比標(biāo)準(zhǔn)時(shí)鐘高的

39、信號(hào)效果不會(huì)有很大改善。(3)周期測(cè)頻法這個(gè)方法又稱 M 法。其基本原理為被測(cè)信號(hào)作為閘門信號(hào)，而將頻率較高的標(biāo)準(zhǔn)頻率信號(hào)作為填充脈沖進(jìn)行計(jì)數(shù)。設(shè)標(biāo)準(zhǔn)頻率信號(hào)的頻率為，在一個(gè)閘門時(shí)間內(nèi)計(jì)數(shù)值為N ，則根據(jù)公式4-3可得到被測(cè)信號(hào)的頻率： (4-3)這種方法的優(yōu)點(diǎn)是測(cè)量時(shí)間快，最短只需要被測(cè)信號(hào)的一個(gè)周期；缺點(diǎn)是需要進(jìn)行倒數(shù)運(yùn)算，即除法運(yùn)算。誤差主要是時(shí)間間隔T依賴標(biāo)準(zhǔn)時(shí)鐘的精度；計(jì)數(shù)時(shí)間間隔也存在1的誤差；除法運(yùn)算也存在一定的誤差。這些誤差對(duì)低頻信號(hào)影響小，對(duì)高頻信號(hào)影響大，特別是當(dāng)被測(cè)信號(hào)的頻率大于標(biāo)準(zhǔn)信號(hào)時(shí)這種方法幾乎不能使用8 劉福奇，劉波.Verilog HDL應(yīng)用程序設(shè)計(jì)實(shí)例精解M.

40、 北京：電子工業(yè)出版社，2009.8。本設(shè)計(jì)采用的是直接測(cè)頻法，取閘門時(shí)間為1s。由公式4-1可知，當(dāng)T取1s時(shí)，也就是計(jì)數(shù)器的計(jì)數(shù)值即被測(cè)頻率。T除了通常取1s外，根據(jù)被測(cè)信號(hào)的范圍也可以取0.1s、0.01s或幾秒，這樣求得的N值必須乘以10、100或除以若干倍后，才能得到所求的。閘門時(shí)間越長(zhǎng)，得到的頻率值就越準(zhǔn)確，但每次測(cè)量的間隔時(shí)間就越長(zhǎng)。閘門時(shí)間越短，測(cè)量的頻率值刷新就越快，但測(cè)得的頻率精度會(huì)受影響。4.2 基于FPGA的數(shù)字頻率計(jì)的系統(tǒng)組成原理基準(zhǔn)信號(hào)待測(cè)信號(hào)FPGA信號(hào)放大整形電路數(shù)碼管顯示基于FPGA的數(shù)字頻率計(jì)系統(tǒng)的原理框圖如圖4-1所示，系統(tǒng)主要包括：信號(hào)放大整形電路，F(xiàn)P

41、GA部分和數(shù)碼管顯示部分。正弦波、方波、三角波等被測(cè)信號(hào)通過信號(hào)整形電路得到同頻率的矩形波以便于對(duì)頻率的測(cè)量，運(yùn)行于FPGA的各功能模塊完成頻率的測(cè)量，并根據(jù)頻率所處的檔位將測(cè)量結(jié)果輸出給數(shù)碼管顯示部分動(dòng)態(tài)顯示。其中信號(hào)整形電路和數(shù)碼管顯示部分等外圍電路比較簡(jiǎn)單，F(xiàn)PGA部分是整個(gè)系統(tǒng)的核心9 陳尚志，胡榮強(qiáng),胡合松. 基于FPGA自適應(yīng)數(shù)字頻率計(jì)的設(shè)計(jì)J.中國(guó)測(cè)試技術(shù)，2:141144.9。圖4-1 基于FPGA的數(shù)字頻率計(jì)的原理框圖為了實(shí)現(xiàn)頻率測(cè)量功能及設(shè)計(jì)要求，F(xiàn)PGA部分應(yīng)包括分頻器，測(cè)頻控制信號(hào)發(fā)生器，計(jì)數(shù)器，鎖存器，自適應(yīng)模塊，分頻比重置器，數(shù)碼管掃描譯碼模塊。這些功能都采用VHD

42、L語言編程并下載到FPGA實(shí)現(xiàn)。FPGA部分的系統(tǒng)工作原理如圖4-2所示?；鶞?zhǔn)信號(hào)經(jīng)過分頻器得到測(cè)頻控制信號(hào)發(fā)生器需要的頻率為1Hz的時(shí)鐘信號(hào)和數(shù)碼管動(dòng)態(tài)顯示需要的掃描時(shí)鐘信號(hào)，測(cè)頻控制信號(hào)發(fā)生器在1Hz的時(shí)鐘信號(hào)的控制下輸出計(jì)數(shù)器控制信號(hào)和鎖存器控制信號(hào)。分頻比重置器在分頻器的溢出信號(hào)下提供預(yù)置數(shù)保持分頻器的分頻比。計(jì)數(shù)器在計(jì)數(shù)器控制信號(hào)的控制下對(duì)經(jīng)過信號(hào)整形電路得到的與待測(cè)信號(hào)同頻率的矩形波的上升沿進(jìn)行計(jì)數(shù)，計(jì)數(shù)完成后，鎖存器在鎖存控制信號(hào)的控制下將計(jì)數(shù)結(jié)果鎖存。這一計(jì)數(shù)值即為待測(cè)信號(hào)的頻率。自適應(yīng)模塊根據(jù)計(jì)數(shù)值決定檔位，并為數(shù)碼管掃描譯碼模塊提供檔位信號(hào)及相應(yīng)檔位計(jì)數(shù)值的BCD碼。數(shù)碼管

43、掃描譯碼模塊輸出8位數(shù)碼管的位選信號(hào)和相應(yīng)的每個(gè)數(shù)碼管的八段段碼，實(shí)現(xiàn)測(cè)量結(jié)果的動(dòng)態(tài)顯示。由于頻率檔位分為0999Hz，1999.999KHz，19.999999MHz三檔。，為了區(qū)分檔位，可以通過數(shù)碼管的顯示區(qū)分檔位。在0999Hz時(shí)，第一位數(shù)碼管顯示 分頻器待測(cè)信號(hào)基準(zhǔn)信號(hào)分頻器測(cè)頻控制信號(hào)發(fā)生器計(jì)數(shù)器鎖存器自適應(yīng)模塊數(shù)碼管掃描譯碼模塊分頻比重置器A，單位為Hz； 在1999.999KHz時(shí)，第一位數(shù)碼管顯示b，單位為KHz； 在19.999999MHz時(shí)，第一位數(shù)碼管顯示c，單位為MHz。圖4-2 FPGA組成原理框圖第5章 系統(tǒng)的實(shí)現(xiàn)及仿真5.1 信號(hào)放大整形電路(1)信號(hào)放大整形電路

44、設(shè)計(jì)本設(shè)計(jì)可以測(cè)量正弦波、方波、三角波等波形，為了便于測(cè)量需要對(duì)被測(cè)周期信號(hào)進(jìn)行放大整形，使之成為矩形脈沖。如圖5-1所示的信號(hào)放大整形電路主要由晶體管2N3391和與非門74LS00組成。其中晶體管2N3391組成的分壓式工作點(diǎn)穩(wěn)定放大電路將輸入的被測(cè)信號(hào)進(jìn)行放大，調(diào)節(jié)滑動(dòng)變阻器可以改變放大倍數(shù)。與非門 74LS00 構(gòu)成的施密特觸發(fā)器對(duì)放大器的輸出信號(hào)進(jìn)行整形，使之成為矩形脈沖。與非門u2和u3組成基本RS觸發(fā)器，u1實(shí)質(zhì)是一個(gè)非門，二極管D1起電平偏移作用，它導(dǎo)通時(shí)的壓降約為0.7V10 門宏.施密特觸發(fā)器及其應(yīng)用J.無線電雜志，12:5456.10。圖5-1 信號(hào)放大整形電路由于靜態(tài)工

45、作點(diǎn)與放大電路技術(shù)性能的穩(wěn)定密切相關(guān)，所以采用分壓式靜態(tài)工作點(diǎn)穩(wěn)定電路，這是一種結(jié)構(gòu)比較簡(jiǎn)單，并能有效地保持靜態(tài)工作點(diǎn)穩(wěn)定的電路。為了保證靜態(tài)工作點(diǎn)的基本穩(wěn)定，要求流過分壓電阻的電流，為此要求電阻、小一些，但是若、太小，則電阻上消耗的功率將增大，而且放大電路的輸入電阻將降低。在實(shí)際工作在通常取，而且使11 楊素行.模擬電子技術(shù)基礎(chǔ)簡(jiǎn)明教程M.北京:高等教育出版社，2009. 11。門電路有一個(gè)閾值電壓，當(dāng)輸入電壓從低電平上升到閾值電壓或從高電平下降到閾值電壓時(shí)電路的狀態(tài)將發(fā)生變化。 HYPERLINK /view/734315.htm t _blank 施密特觸發(fā)器與普通的門電路不同，它有兩個(gè)

46、閾值電壓，分別稱為正向閾值電壓和負(fù)向閾值電壓。在輸入信號(hào)從低電平上升到高電平的過程中使電路狀態(tài)發(fā)生變化的輸入電壓稱為正向閾值電壓，在輸入信號(hào)從高電平下降到低電平的過程中使電路狀態(tài)發(fā)生變化的輸入電壓稱為負(fù)向閾值電壓。施密特觸發(fā)器在電路狀態(tài)轉(zhuǎn)換過程中，通過電路內(nèi)部的正反饋?zhàn)饔檬馆敵鲭妷翰ㄐ蔚倪呇刈兊煤芏浮＠眠@些特性可以把邊沿變化緩慢的周期性信號(hào)變換為邊沿很陡的同等頻率的矩形脈沖信號(hào)。但是如果輸入電壓小于施密特觸發(fā)器的正向閾值電壓，則無法正常進(jìn)行電路狀態(tài)轉(zhuǎn)換對(duì)信號(hào)進(jìn)行整形。在施密特觸發(fā)器前面加上由晶體管構(gòu)成的放大電路可以確保信號(hào)整形的正常工作。 (2)信號(hào)放大整形電路仿真在Multisim7中對(duì)上

47、述電路進(jìn)行仿真，仿真結(jié)果如圖5-2和5-3所示。圖中正弦波和三角波通過放大整形電路后都被整為同頻率的矩形波，可見上述放大整形電路符合設(shè)計(jì)要求。圖5-2 正弦波整形為同頻率矩形波圖5-3 三角波整形為同頻率的矩形波5.2 數(shù)碼管顯示根據(jù)數(shù)字頻率計(jì)組成原理可知，數(shù)碼管顯示模塊應(yīng)選用8個(gè)共陰極八段 LED 數(shù)碼管進(jìn)行動(dòng)態(tài)顯示，F(xiàn)PGA中的數(shù)碼管掃描譯碼模塊為數(shù)碼管顯示提供位選信號(hào)及八段段碼。所謂的八段就是指數(shù)碼管里有a，b，c，d，e，f，g，h八個(gè)LED發(fā)光二極管。數(shù)碼管又分為共陰極和共陽極兩種類型，其實(shí)共陰極就是將八個(gè)LED的陰極連在一起接地，給任何一個(gè)LED的另一端高電平便能將其點(diǎn)亮，這樣通過

48、控制不同的LED的亮滅便能顯示出不同的字形。如果按照傳統(tǒng)的數(shù)碼管驅(qū)動(dòng)方式，即靜態(tài)掃描方式，則需要多個(gè)譯碼器進(jìn)行驅(qū)動(dòng)，這樣既浪費(fèi)資源，有時(shí)電路工作也不可靠。所以現(xiàn)在最常見的數(shù)碼管驅(qū)動(dòng)電路都采用動(dòng)態(tài)掃描顯示的方式 12 邱鋒波，賀占莊. 基于FPGA的并行數(shù)碼管顯示控制設(shè)計(jì)J. 科學(xué)技術(shù)與工程，23:71707172.12。 K1K2K3K4K5K6K7K8a b c d e f g h圖5-4 動(dòng)態(tài)數(shù)碼管掃描顯示原理圖動(dòng)態(tài)數(shù)碼管掃描顯示的硬件電路原理如圖5-4所示。其中每個(gè)數(shù)碼管的8 個(gè)段都分別連在一起，8個(gè)數(shù)碼管分別由8個(gè)選通信號(hào)k1、k2、k3、k4、k5、k6、k7、k8 來選擇。被選通的

49、數(shù)碼管顯示數(shù)據(jù)，其余關(guān)閉。如在某一時(shí)刻，k3 為高電平，其余選通信號(hào)為低電平，這時(shí)僅k3 對(duì)應(yīng)的數(shù)碼管顯示來自段信號(hào)端的數(shù)據(jù)，而其它7 個(gè)數(shù)碼管呈現(xiàn)關(guān)閉狀態(tài)。根據(jù)這種電路狀況，如果希望在8 個(gè)數(shù)碼管顯示希望的數(shù)據(jù)，就必須使得8 個(gè)選通信號(hào)k1、k2、k3、k4、k5、k6、k7、k8分別被單獨(dú)選通，并在此同時(shí)，在段信號(hào)輸入口加上希望在該對(duì)應(yīng)數(shù)碼管上顯示的數(shù)據(jù)，于是隨著選通信號(hào)的掃變，就能實(shí)現(xiàn)掃描顯示的目的。5.2 FPGA功能模塊FPGA部分的各功能模塊都在Quartus平臺(tái)上運(yùn)用VHDL語言編程設(shè)計(jì)并進(jìn)行仿真。Quartus生成的數(shù)字頻率計(jì)fre_indicator的RTL圖如圖5-5所示，

50、包括數(shù)控偶數(shù)倍分頻器DVF，測(cè)頻控制信號(hào)發(fā)生器control，BCD碼加法計(jì)數(shù)器cnt28，數(shù)據(jù)鎖存器lock28，自適應(yīng)器zishiying，分頻比重置器value，數(shù)碼管掃描譯碼模塊led_scan。圖5-5 數(shù)字頻率計(jì)的RTL圖其頂層文件VHDL描述如下所示：library ieee;use ieee.std_logic_1164.all;entity fre_indicator isport(clks,clkt: in std_logic;-clk_s基準(zhǔn)信號(hào)輸入，clk_t待測(cè)信號(hào)輸入 d1:out std_logic_vector(7 downto 0);- d1位碼輸出 d2:

51、out std_logic_vector(7 downto 0);- d2段碼輸出end fre_indicator;architecture behav of fre_indicator is-數(shù)控偶數(shù)倍分頻器DVFcomponent DVFport(clk:in std_logic;n:std_logic_vector(23 downto 0);fout,full:out std_logic);end component;-測(cè)頻控制信號(hào)發(fā)生器controlcomponent controlport ( clk: in std_logic; cnt_rst: out std_logic; c

52、nt_en: out std_logic;latch_clk: out std_logic);end component;- BCD碼加法計(jì)數(shù)器cnt28component cnt28 port(clk,rst,en: in std_logic; cq: out std_logic_vector(27 downto 0);end component;-數(shù)據(jù)鎖存器cnt28component lock28port(clk: in std_logic; din: in std_logic_vector(27 downto 0);dout: out std_logic_vector(27 downt

53、o 0);end component;-自適應(yīng)器zishiyingcomponent zishiying port(din:in std_logic_vector(27 downto 0); c: out std_logic_vector(7 downto 0);h: out std_logic_vector(7 downto 0); cout: out std_logic_vector(31 downto 0);end component;-分頻比重置器valuecomponent value port(yuzhi1,yuzhi2:in std_logic; jizhun:out std_l

54、ogic_vector(23 downto 0); saomiao:out std_logic_vector(23 downto 0);end component;-數(shù)碼管掃描譯碼模塊led_scancomponent led_scanport(clk:in std_logic;hin:in std_logic_vector(7 downto 0);dian:in std_logic_vector(7 downto 0); cin:in std_logic_vector(31 downto 0); wout:out std_logic_vector(7 downto 0); dout:out

55、std_logic_vector(7 downto 0);end component;signal cq1,cq2: std_logic_vector(27 downto 0);signal cq3,cq4: std_logic_vector(7 downto 0);signal cq5: std_logic_vector(31 downto 0);signal cq6,cq7: std_logic_vector(23 downto 0);signal s_clk,la_clk,led_clk: std_logic;signal c_rst,c_en : std_logic;signal v1

56、,v2: std_logic;beginu2: control port map(clk=s_clk,cnt_rst=c_rst,cnt_en=c_en,latch_clk=la_clk);u3: cnt28 port map(clk=clkt,rst=c_rst,en=c_en,cq=cq1);u4: lock28 port map(clk=la_clk,din=cq1,dout=cq2);u5: zishiying port map(din=cq2,c=cq3,h=cq4,cout=cq5);u6: led_scan port map(clk=led_clk,hin=cq3,dian=cq

57、4,cin=cq5,wout=d1,dout=d2);u7 : DVF port map(clk=clks,n=cq6,fout=s_clk,full=v1);u8 : DVF port map(clk=clks,n=cq7,fout=led_clk,full=v2);u10: value port map(yuzhi1=v1,yuzhi2=v2,jizhun=cq6,saomiao=cq7);end behav;5.3.1 測(cè)頻控制信號(hào)發(fā)生器control(1)control的設(shè)計(jì)根據(jù)本設(shè)計(jì)采用的直接測(cè)頻法的原理，測(cè)定信號(hào)的頻率必須有一個(gè)脈寬為1s的輸入信號(hào)脈沖計(jì)數(shù)允許的信號(hào)；1s結(jié)束后，計(jì)

58、數(shù)值被鎖入鎖存器，計(jì)數(shù)器被清零，為下一個(gè)測(cè)頻計(jì)數(shù)周期做好準(zhǔn)備。測(cè)頻控制信號(hào)可以由一個(gè)獨(dú)立的發(fā)生器來產(chǎn)生，即圖5-6中的測(cè)頻控制信號(hào)發(fā)生器control。其中clk為閘門信號(hào)輸入口，cnt_rst為計(jì)數(shù)清零信號(hào)輸出口，cnt_en為計(jì)數(shù)使能信號(hào)輸出口，latch_clk為鎖存信號(hào)輸出口。圖5-6 測(cè)頻控制信號(hào)發(fā)生器control經(jīng)過分頻器得到的閘門信號(hào)作為控制器的輸入時(shí)鐘，在輸入時(shí)鐘的控制下控制器分別輸出計(jì)數(shù)清零信號(hào)cnt_rst，計(jì)數(shù)使能信號(hào)cnt_en，鎖存信號(hào)latch_clk。計(jì)數(shù)使能信號(hào)cnt_en為一個(gè)1s脈寬的周期信號(hào)，對(duì)頻率計(jì)中的28位二進(jìn)制計(jì)數(shù)器cnt28的使能端en進(jìn)行同步控

59、制。在cnt_en為高電平的1s允許計(jì)數(shù)時(shí)間結(jié)束后，首先需要一個(gè)鎖存信號(hào)latch_clk的上跳沿將計(jì)數(shù)器的計(jì)數(shù)值鎖存進(jìn)鎖存器lock28中，其次在鎖存信號(hào)latch_clk為高電平的后半個(gè)脈寬時(shí)間內(nèi)計(jì)數(shù)清零信號(hào)cnt_rst的上跳沿將對(duì)計(jì)數(shù)器cnt28清零，為下一次的計(jì)數(shù)操作做準(zhǔn)備。可見為了得到1s的計(jì)數(shù)允許時(shí)間，分頻器提供給控制器control的時(shí)鐘頻率應(yīng)為1Hz。測(cè)頻控制信號(hào)發(fā)生器control的VHDL描述如下所示：library ieee;use ieee.std_logic_1164.all;entity control isport (clk: in std_logic;-閘門信

60、號(hào)作為時(shí)鐘信號(hào)輸入cnt_rst: out std_logic;-計(jì)數(shù)清零信號(hào)cnt_en: out std_logic;-計(jì)數(shù)使能信號(hào)latch_clk: out std_logic);-鎖存時(shí)鐘信號(hào)end control;architecture behav of control issignal clkk,div2clk :std_logic;begin process(clk) begin if clkevent and clk=1 and clklast_value=0 then div2clk=not div2clk; end if; end process; process(cl