1、閱閱目目- 6-概概- 6-介設(shè)計(jì)可以放到介設(shè)計(jì)可以放到器件達(dá)到性能目- 6-概概- 6-資源目資源目- 6-資源目續(xù)答或布局布答或布資源目續(xù)答或布局布答或布局布布- 6-程令行選設(shè)計(jì)總程令行選設(shè)計(jì)總錯(cuò)誤和警刪除的邏輯總IOB特- 6-(文件形如下(文件形如下確保器件有足夠的資- 6-問6-問6-解174解1746817 (VHDL和Verilog兩個(gè)警告和三個(gè)提示性信息兩個(gè)提示性信息- 6-布局布布局布線程錯(cuò)誤和警布局布布局布線程錯(cuò)誤和警令行選器件資源利用概與未布線的網(wǎng)時(shí)序概- 6-布局布布局布布局布布局布文件形如- 6-布局布問布局布問6-解一解一沒- 6-概概- 6-傳達(dá)性能目答傳達(dá)性能

2、目答- 6-后靜態(tài)時(shí)包含真實(shí)的塊延時(shí)和最小的網(wǎng)絡(luò)延后靜態(tài)時(shí)包含真實(shí)的塊延時(shí)和最小的網(wǎng)絡(luò)延“合理的- 6-后靜態(tài)時(shí)續(xù)重新評(píng)估你的約后靜態(tài)時(shí)續(xù)重新評(píng)估你的約你的設(shè)計(jì)是否約束過頭- 6-時(shí)過后靜態(tài)時(shí)文件名形時(shí)過后靜態(tài)時(shí)文件名形在缺省情況下不會(huì)生雙擊進(jìn)程以生- 6-時(shí)續(xù)令行選時(shí)trce程序所時(shí)序約束單單時(shí)續(xù)令行選時(shí)trce程序所時(shí)序約束單單時(shí)序概況單- 6-時(shí)續(xù)時(shí)可以用時(shí)序分析器來瀏用時(shí)序分析器時(shí)續(xù)時(shí)可以用時(shí)序分析器來瀏用時(shí)序分析器建立用將性能設(shè)課涉然而Xilinx建議用時(shí)序約束來滿足性能目- 6-評(píng)估性能目答評(píng)估性能目答- 6-布局布布局布布局布布局布布局布布局布線后靜態(tài)時(shí)文件名形如缺省情況下建-

3、6-布局布線后靜態(tài)時(shí)布局布線后靜態(tài)時(shí)包含布局布線時(shí)所計(jì)算得到的實(shí)際的塊延時(shí)和實(shí)際的網(wǎng)絡(luò)延用于布局布線后的靜態(tài)時(shí)序分- 6-時(shí)問打開工具流程實(shí)驗(yàn)中時(shí)問打開工具流程實(shí)驗(yàn)中的布局布線后靜態(tài)時(shí)- 6-回回中- 6-管腳信-管腳信- 6-管管按照管管管按照管如MS原始數(shù)據(jù)類型 限限定符它允許數(shù)據(jù)按照不同的域排準(zhǔn) 數(shù)據(jù)流程指示- 6-管問打開MS管問打開MS- 6-管問續(xù)H13D12管問續(xù)H13D12(VHDL和Verilog一樣- 6-概概- 6-問題回-問題回- 6-回使后靜態(tài)時(shí)你必須雙擊生省回使后靜態(tài)時(shí)你必須雙擊生省情況下不會(huì)生后靜態(tài)時(shí)進(jìn)程以生缺這個(gè)進(jìn)程進(jìn)程- 6-回續(xù)無你必須通過轉(zhuǎn)換進(jìn)程來實(shí)回續(xù)無你必須通過轉(zhuǎn)換進(jìn)程來實(shí)因中的設(shè)計(jì)總覽會(huì)