1、【W(wǎng)ord版本下載可任意編輯】 ADF4360_4鎖相頻率合成器的混頻器本振源電路設(shè)計0引言 鎖相(PhaseLock)技術(shù)是一種相位負(fù)反應(yīng)頻率控制技術(shù)，該技術(shù)在鎖定時無剩余頻差，并具有良好的窄帶載波跟蹤性能和帶寬調(diào)制跟蹤性能，而且對相位噪聲和雜散也具有很好的抑制作用。因此，通過鎖相頻率合成技術(shù)實(shí)現(xiàn)的頻率源已在通信、電視等領(lǐng)域得了廣泛應(yīng)用。本文介紹的ADl公司的ADF4360系列芯片就是用于無線通信射頻系統(tǒng)(GSM，DECT，PCS，WCDMA。DCS)基站和WLAN混頻電路的一款性價比很高，且應(yīng)用范圍較廣的鎖相芯片。 1ADF4360_4的性能特點(diǎn) ADF4360_4豐要由數(shù)字鑒相器、電荷泵

2、、R分頻器、A，B計數(shù)器及雙模前置PP+1分頻器等組成。數(shù)字鑒相器對R計數(shù)器與N計數(shù)器的輸出信號開展相位比較，得到一個誤差電壓。14bit可編程參考R分頻器對外部晶振分頻后得到參考頻率。該器件可以通過可編程6位A計數(shù)器、13位B計數(shù)器及雙模前置分頻器(PP+1)來共同完成主分頻比N(N=BP+A)。因此，設(shè)計時只需外加環(huán)路濾波器，并選擇合適的參考值，即可獲得穩(wěn)定的頻率輸出，其輸出頻率為： f0=fvco=N(fiR) 式中，fi為參考頻率，它可由高穩(wěn)定度晶體振蕩器提供。而其鑒相頻率fr為： fr=fiR 其中，fi應(yīng)小于8MHz。 ADF4360_4是美國ADI公司生產(chǎn)的的高性能鎖相頻率合成芯

3、片，主要用于無線發(fā)射機(jī)和接收機(jī)中為上下變頻提供本振信號。該器件的主要特點(diǎn)如下： (1)該合成器的輸出頻率范圍為14501750MHz；并可選擇二分頻。選擇二分頻時，可輸出725875MHz的頻率信號； (2)工作電壓為33.6V； (3)合成器的輸出信號的功率可控制范圍為-13-4dbm； (4)可編程雙模前置分頻器的分頻比為89、1617、3233等； (5)能夠開展模擬和數(shù)字鎖定檢測； (6)芯片內(nèi)部集成又VCO。 ADF4360_4是一款雙模前置分頻型單環(huán)頻率合成器，該器件可在不改變頻率分辨率的同時，有效地提高頻率合成器的輸山頻率。圖1所示是一個雙模前置型鎖相頻率合成器的工作原理方框圖。

4、 在圖1所示的器件構(gòu)造中，(P+1)P為高速雙模前置分頻器，其分頻模數(shù)為P+1和P，此外，系統(tǒng)中的A為脈沖吞咽可編程計數(shù)器；B為主可編程計數(shù)器；MC為?？刂七壿嬰娐?。 雙模前置分頻器通常只有兩個計數(shù)工作模式，但工作時只要一個?？刂菩盘柧涂梢詫?shí)現(xiàn)簡單的換模計數(shù)工作，而不需要采用類似可編程分頻器那樣復(fù)雜的預(yù)置操作，因而其工作頻率可以做得像固定分頻器那樣高。事實(shí)上，雙模前置分頻器可以很好地解決固定前置分頻器提高輸出頻率f0和降低頻率分辨率f0的矛盾。 2ADF4360_4的應(yīng)用電路 利用鎖相環(huán)頻率合成器件設(shè)計的本振源能為混頻電路提供良好的本振載波。圖2所示是利用ADF460_4作為混頻器本振源的具體

5、電路。電路中的外部晶振為20MHz的高穩(wěn)定度晶體振蕩器。該電路可將來自AP的2.4GHz信號下變換到950MHz，以供WLAN中的混頻器使用，并終使信號可以在特定的電纜上傳輸。 本電路用ADF4360_4來產(chǎn)生1.5GHz的本地振蕩信號(LO)。電路中的晶體振蕩器不僅要給ADF4360_4提供參考頻率，還要給控制ADF4360_4的FPGA芯片提供時鐘。使用時，該晶振應(yīng)接到ADF4360_4的參考時鐘輸入引腳CLK_ref，且其內(nèi)部電荷泵輸出引腳CP(ChargePump)與VCO輸出引腳VTUNE之間還應(yīng)接入環(huán)路濾波電路。 圖3所示是一個三階環(huán)路濾波電路，在該電路中，PFD的相位檢測頻率fr

6、為200kHz，相位裕量為P。由于系統(tǒng)外接的晶體振蕩器的頻率源為20MHz，所以，可以據(jù)此計算出其參考分頻比R為100。事實(shí)上，在設(shè)計時，可以利用ADI公司提供的ADIsimPLL工具計算出三階環(huán)路濾波器的元件參數(shù)如下： R1=9.46k，C1=173pF，C2=2.36nF，R2=19.3k，C3=79pF。 3ADF4360_4的FPGA初始化 每次給ADF4360_4加電時，都必須給內(nèi)部數(shù)字存放器寫入一定的值才能獲得需要的本振輸出。而每次掉電后，原來寫入內(nèi)部數(shù)字存放器的值也隨之消失。所以，設(shè)計時可用FPGA控制板來寫入數(shù)據(jù)。FPGA可選用ALTERA公司的EP1C3T100C6芯片，同時

7、也可以外接20MHz的石英晶振來為其提供時鐘。FPGA板上設(shè)置的5個按鍵分別為RESET(復(fù)位鍵)、CE(使能鍵)、R(R輸入鍵)、C(C輸入鍵)和N(N輸入鍵)。EP1C3T100C6的雙向IO口77、78、79分別接ADF4360_4的LE、DATA、CLK，其中CLK為串行時鐘輸入，DATA為串行數(shù)據(jù)輸入，LE為加載使能，該位為邏輯“1”時表示加載，LE由FPGA板子上的CE使能鍵控制。每次加載數(shù)據(jù)時。應(yīng)先按RESET鍵復(fù)位，然后按CE使能鍵。這樣，當(dāng)FP-GA板和ADF4360_4連通后，即可傳輸數(shù)據(jù)，然后依次按R、C、N以使數(shù)據(jù)依次寫入。 數(shù)據(jù)輸入時，首先由DATA在每個CLK的上升沿從MSB(有效位)開始依次寫入24位移位存放器中的數(shù)據(jù)并性鎖存到目標(biāo)存放器，然后再開展下一個目標(biāo)存放器的初始化。目標(biāo)存放器的選擇可由移位存放器中的末兩位DB1和DB0來決定。對存放器賦值的順序為R-C-N。而且C和N存放器的賦值間隔應(yīng)大于5ms。圖4所示為其數(shù)據(jù)寫入時序圖。 本系統(tǒng)的數(shù)據(jù)輸入控制程序可用Verilog吾言編寫，同時可在Quartus6.0下編寫編譯并配置芯片管腳。由于本系統(tǒng)的源程序很大，限于篇幅，這里只給出R存放器賦值的部分代碼： 4結(jié)束語 利用鎖相頻率合成芯片ADF4360_4可為混頻電路設(shè)計本振信號源。本文給出了用ADF4360-4