第1

頁(yè)數(shù)字電子技術(shù)自測(cè)練習(xí)第3章組合邏輯電路

單項(xiàng)選擇題

填空題第1頁(yè)第2

頁(yè)數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題1、組合邏輯電路在結(jié)構(gòu)上

()。

由門組成且無(wú)反饋

A√由門組成能夠有反饋

B×含有記憶元件

C×以上均正確

D×分析提示

依據(jù)組合邏輯電路任一時(shí)刻輸出信號(hào)，僅取決于該時(shí)刻輸入信號(hào)，而與輸入信號(hào)作用前電路所處狀態(tài)無(wú)關(guān)功效特點(diǎn)，在結(jié)構(gòu)上僅由門組成且沒(méi)有反饋。

第2頁(yè)第3

頁(yè)數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題2、以下對(duì)組合邏輯電路特點(diǎn)敘述中，錯(cuò)誤是

()。

×

A電路中不存在輸出端到輸入端反饋通路√B電路主要由各種門組合而成，還包含存放信息記憶元件×

C電路輸入狀態(tài)確定后，輸出狀態(tài)便唯一地確定下來(lái)×

D電路輸出狀態(tài)不影響輸入狀態(tài)，電路歷史狀態(tài)不影響輸出狀態(tài)分析提示

組合邏輯電路在結(jié)構(gòu)上，僅由門組成，沒(méi)有反饋，沒(méi)有存放元件。

因而在邏輯功效上，當(dāng)初輸入信號(hào)決定著當(dāng)初輸出信號(hào)。

第3頁(yè)第4

頁(yè)數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題3、以下器件中，實(shí)現(xiàn)邏輯加法運(yùn)算是()。半加器A×全加器

B×加法器

C×或門

D√分析提示

半加器、全加器、加法器等電路，是實(shí)現(xiàn)算術(shù)加法運(yùn)算而不是實(shí)現(xiàn)邏輯加法運(yùn)算。或門電路不是實(shí)現(xiàn)邏輯加法運(yùn)算。第4頁(yè)第5

頁(yè)數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題4、能夠有多個(gè)輸入信號(hào)同時(shí)有效編碼器是()。

二進(jìn)制編碼器

A×

二─十進(jìn)制編碼器

B×

優(yōu)先編碼器

C√

8421BCD碼編碼器

D×分析提示

二進(jìn)制編碼器、二─十進(jìn)制編碼器（

8421BCD碼編碼器是二─十進(jìn)制編碼器一個(gè)），其輸入量有約束，任一時(shí)刻只允許一個(gè)輸入信號(hào)有效，只對(duì)有效一個(gè)輸入信號(hào)進(jìn)行編碼。即限制輸入方式確保任一時(shí)刻只對(duì)一個(gè)輸入信號(hào)進(jìn)行編碼。優(yōu)先編碼器，輸入量無(wú)約束，允許同一時(shí)刻有多個(gè)輸入信號(hào)有效，但只對(duì)其中一個(gè)優(yōu)先級(jí)別高輸入信號(hào)進(jìn)行編碼。即電路能選擇一個(gè)輸入信號(hào)進(jìn)行編碼。第5頁(yè)第6

頁(yè)數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題5、3線─8線譯碼器74LS138，當(dāng)控制端使其處于不譯碼狀態(tài)時(shí)，各輸出端狀態(tài)為()。

全為0狀態(tài)

A×全為1狀態(tài)

B√為0為1狀態(tài)都有

C×以上均不對(duì)D×分析提示

74LS138是0輸出有效3線─8線譯碼器，處于不譯碼狀態(tài)時(shí)各輸出端應(yīng)無(wú)輸出，即為全為1狀態(tài)

。第6頁(yè)第7

頁(yè)數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題6、以下不是3線─8線譯碼器74LS138輸出端狀態(tài)是()。

01011100

A√

10111111B×

11111111

C×

11111110

D×分析提示譯碼工作時(shí)，74LS138是0輸出有效3線─8線譯碼器，每輸入一組代碼，8個(gè)輸出端只有1個(gè)輸出端為0，其它輸出端為1；處于不譯碼狀態(tài)時(shí)各輸出端全為1。第7頁(yè)第8

頁(yè)數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題7、n位代碼輸入二進(jìn)制譯碼器，每輸入一組代碼時(shí)，有輸出信號(hào)輸出端個(gè)數(shù)為

()。

1個(gè)

A√

2個(gè)B×

n個(gè)

C×

2n

個(gè)

D×分析提示

二進(jìn)制譯碼器工作時(shí)，將所輸入一組代碼翻譯成唯一一個(gè)十進(jìn)制數(shù)。所以，每輸入一組代碼僅1個(gè)輸出端有輸出信號(hào)。第8頁(yè)第9

頁(yè)數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題8、0輸出有效

3線─8線譯碼器74LS138，若使輸出

Y3

=0，則輸入量A2A1A0

應(yīng)為

()。

000

A×

110

B×

011

C√

100

D×分析提示

74LS138譯碼器，處于譯碼工作狀態(tài)時(shí)，每個(gè)輸出是以輸入

A2、A1、A0為變量組成最小項(xiàng)再取反，即。若使，則要求，即要求輸入量A2A1A0取值為011。第9頁(yè)第10

頁(yè)數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題9、4位二進(jìn)制譯碼器

，其輸出端個(gè)數(shù)為()。4個(gè)A×

16個(gè)B√

8個(gè)

C×

10個(gè)D×分析提示二進(jìn)制譯碼器，工作時(shí)將輸入變量全部取值組合都翻譯成十進(jìn)制數(shù)。

4位二進(jìn)制譯碼器，有4個(gè)輸入變量，應(yīng)譯成24=16個(gè)十進(jìn)制數(shù)，即有16個(gè)輸出端。第10頁(yè)第11

頁(yè)數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題10、集成4位二進(jìn)制數(shù)據(jù)比較器為最低位芯片時(shí)

，級(jí)聯(lián)輸入端（擴(kuò)展端）接法是()。(a>b)=0,(a=b)=0,(a<b)=0A××(a>b)=1,(a=b)=0,(a<b)=0B√(a>b)=0,(a=b)=1,(a<b)=0

C×(a>b)=Ⅹ,(a=b)=Ⅹ,(a<b)=Ⅹ

D分析提示集成4位二進(jìn)制數(shù)據(jù)比較器輸出是由比較輸入、級(jí)聯(lián)輸入（擴(kuò)展輸入）共同決定，級(jí)聯(lián)輸入是更低位比較結(jié)果（不是數(shù)本身）。比較時(shí)，高位能確定出大小關(guān)系則不看低位，高位相等時(shí)由低位決定比較結(jié)果。所以，比較器為最低位芯片時(shí)級(jí)聯(lián)輸入端（擴(kuò)展端）接法是：

(a>b)=0,(a=b)=1,(a<b)=0

第11頁(yè)第12

頁(yè)數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題11、4選1數(shù)據(jù)選擇器，地址輸入量為A1、A0，數(shù)據(jù)輸入量為D3、D2、

D1、D0,若使輸出Y=D2，則應(yīng)使地址輸入A1A0=()。

00

A×

01

B×

10

C√

11

D×分析提示

4選1數(shù)據(jù)選擇器處于工作狀態(tài)時(shí)輸出邏輯表示式為：可知，若使，要求。第12頁(yè)第13

頁(yè)數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題12、

如圖所表示組合邏輯電路，所實(shí)現(xiàn)邏輯功效為()。與非門A×或非門

B×異或門

C×同或門

D√A≥1≥1≥1≥1BF分析提示

由邏輯圖寫出邏輯表示式再簡(jiǎn)化變形：輸出、輸入為同或邏輯關(guān)系。第13頁(yè)第14

頁(yè)數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題13、由3線—8線譯碼器芯片74LS138組成電路如圖所表示，其輸出表示式為()。

B

√

A×

C×

D×分析提示

由邏輯圖寫出邏輯表示式：

第14頁(yè)第15

頁(yè)數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題14、圖示為用3線─8線譯碼器74LS138組成4路數(shù)據(jù)分配器，在地址A1、A0控制下可將數(shù)據(jù)D分配到F0~F3不一樣輸出端。當(dāng)F0

=D時(shí)，A1A0應(yīng)為()。

00

A√

01B×

10

C×

11

D×Y0Y1Y2Y3Y4Y5Y6Y7A2A1A0

S1S2S374LS138F0

F1F2

F3A1A0D

1

分析提示

輸出F0表示式為：若使F0=D，A1A0應(yīng)為00。第15頁(yè)第16

頁(yè)數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題15、圖示為用4位加法器組成8421BCD碼監(jiān)視器，當(dāng)輸入代碼A3A2A1A0為偽碼1010~1111時(shí)，其輸出F

=()。0

A×

1

B√

ⅩC×

無(wú)輸出D×A3A2A1A0B3B2B1B074LS283A3A2A1A00110S3S2S1S0COCIF分析提示

A3A2A1A0為偽碼1010~1111時(shí)，分別和0110進(jìn)行算術(shù)加法運(yùn)算，使進(jìn)位輸出CO=1,即

F=1。第16頁(yè)第17

頁(yè)16、一組合邏輯電路輸出邏輯表示式為

該電路是()。F1

=A

B

C

⊕⊕F2

=AB+AC+BC，

一位半加器

A×一位全加器

B×一位全減器

C√

以上均不對(duì)

D×分析提示

列出給定函數(shù)真值表：真值表ABCF1F20000000111010110110110010101001100011111由真值表中變量和函數(shù)取值規(guī)律可知，該電路為一位全減器，F(xiàn)1為本位差數(shù)、

F2為向高位借位數(shù)。數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題第17頁(yè)第18

頁(yè)

C×

B√數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題17、由4選1數(shù)據(jù)選擇器組成電路如圖所表示，其最簡(jiǎn)與或表示式為()?！?/p>

A

D×A1A0D3D2D1D0Y

F

A

B1

C

1

C

4─1MUX

S分析提示

由邏輯圖寫出輸出邏輯表示式，再進(jìn)行簡(jiǎn)化：第18頁(yè)第19

頁(yè)數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題18、用以下器件分別設(shè)計(jì)組合邏輯電路時(shí)，需要進(jìn)行函數(shù)化簡(jiǎn)是

()。門電路

A√譯碼器

B×數(shù)據(jù)選擇器

C×加法器

D×分析提示

用門電路設(shè)計(jì)組合邏輯電路，所用器件數(shù)量與函數(shù)式繁簡(jiǎn)程度相關(guān)，函數(shù)式越簡(jiǎn)單，所用器件數(shù)量越少。用譯碼器

、數(shù)據(jù)選擇器設(shè)計(jì)組合邏輯電路，只需將函數(shù)是轉(zhuǎn)換成與所用器件邏輯函數(shù)一致形式。加法器普通只適合于輸出和輸入相差一個(gè)常數(shù)邏輯問(wèn)題設(shè)計(jì)。第19頁(yè)第20

頁(yè)數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題19、某邏輯函數(shù)最簡(jiǎn)表示式為，在只提供原變量條件下，按照該表示式實(shí)現(xiàn)電路共需要門電路為()。F

=AB+AB

3種類型5個(gè)A√

3種類型4個(gè)B×

2種類型4個(gè)

C×

2種類型3個(gè)

D×分析提示

實(shí)現(xiàn)邏輯非運(yùn)算及，需用2個(gè)非門；共需3種類型、5個(gè)門。實(shí)現(xiàn)邏輯與運(yùn)算及，需用2個(gè)與門；實(shí)現(xiàn)邏輯或運(yùn)算，需用1個(gè)或門。第20頁(yè)第21

頁(yè)數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題20、某邏輯函數(shù)最簡(jiǎn)表示式為，在只提供原變量條件下，若用與非門來(lái)實(shí)現(xiàn)，則共需要雙輸入端與非門電路個(gè)數(shù)為()。F

=AB+AB5個(gè)A×

4個(gè)B√

3個(gè)

C×

2個(gè)D×分析提示

將給定邏輯函數(shù)式變形：共需4個(gè)雙輸入端與非門。第21頁(yè)第22

頁(yè)數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題21、用異或門實(shí)現(xiàn)邏輯函數(shù)

當(dāng)只提供原變量時(shí)所用異或門得最少數(shù)量為

()。F

=A

B

C

⊕⊕，

1個(gè)

A×

2個(gè)

B×

3個(gè)

C√

4個(gè)

D×分析提示

異或門只有2個(gè)輸入端。將給定邏輯函數(shù)式變形：共需3個(gè)異或門。第22頁(yè)第23

頁(yè)數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題22、在設(shè)計(jì)8421BCD碼譯碼器時(shí)，能夠做為無(wú)關(guān)項(xiàng)在設(shè)計(jì)中加以利用偽碼為0000~1111中16種狀態(tài)()。

前6個(gè)A×后6個(gè)B√前3個(gè)和后3個(gè)

C×中間6個(gè)D×分析提示

8421BCD碼取值范圍為0000~1001，是0000~1111中前10個(gè)狀態(tài)。

所以，0000~1111中后6個(gè)狀態(tài)為偽碼。第23頁(yè)第24

頁(yè)數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題23、4選1數(shù)據(jù)選擇器地址輸入為A1、

A0，數(shù)據(jù)輸入為D0、D1、D2、D3，若用他實(shí)現(xiàn)邏輯函數(shù)F=A+B，且A、B作地址輸入量，則要求數(shù)據(jù)輸入端D0D1D2D3為()。

0111A√0001B×

1111

C×

ⅩⅩⅩⅩD×分析提示

將給定邏輯函數(shù)式變換成標(biāo)準(zhǔn)與或式，再變換成和數(shù)據(jù)選擇器表示式一致形式：可確定出：，，，。第24頁(yè)第25

頁(yè)數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題24、以下中規(guī)模組合邏輯器件中，能夠?qū)⒉⑿袛?shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)是

()。數(shù)據(jù)比較器A×加法器

B×譯碼器

C×數(shù)據(jù)選擇器

D√分析提示

數(shù)據(jù)選擇器含有在地址輸入量控制下，從多個(gè)輸入數(shù)據(jù)中選擇一個(gè)做輸出功效。

當(dāng)按時(shí)序依次選擇一個(gè)輸入數(shù)據(jù)做輸出時(shí)，即可實(shí)現(xiàn)將并行數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)。第25頁(yè)第26

頁(yè)數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題25、若用4選1數(shù)據(jù)選擇器經(jīng)過(guò)兩級(jí)選擇方式組成16選1數(shù)據(jù)選擇器，所用4選1數(shù)據(jù)選擇器個(gè)數(shù)為()。

4個(gè)A×

5個(gè)B√

8個(gè)

C×

16個(gè)D×分析提示

16選1數(shù)據(jù)選擇器有16個(gè)數(shù)據(jù)輸入端，用4個(gè)4選1數(shù)據(jù)選擇器組成有16個(gè)數(shù)據(jù)輸入端第一級(jí)，再用1個(gè)4選1數(shù)據(jù)選擇器組成對(duì)前4個(gè)數(shù)據(jù)選擇器輸出進(jìn)行選擇第二級(jí)。共用5個(gè)4選1數(shù)據(jù)選擇器。第26頁(yè)第27

頁(yè)數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題26、集成4位二進(jìn)制數(shù)據(jù)比較器比較輸入為A3A2A1A0、B3B2B1B0，級(jí)聯(lián)輸入端（擴(kuò)展端）接成

(a>b)=0、(a=b)=1、(a<b)=0，當(dāng)用于比較2個(gè)三位二進(jìn)制數(shù)A2A1A0、B2B1B0大小、相等關(guān)系時(shí)，應(yīng)使比較器A3、B3為()。

A3=B3=0

A×

A3=B3=1

B×

A3=B3=Ⅹ

C√

A3=Ⅹ，B3=Ⅹ

D×分析提示

級(jí)聯(lián)輸入端（擴(kuò)展端）接成

(a>b)=0、(a=b)=1、(a<b)=0時(shí)，比較結(jié)果由比較輸入端決定，比較方式是：高位相等時(shí)由低位決定比較結(jié)果。第27頁(yè)第28

頁(yè)數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題27、以下函數(shù)中，不存在競(jìng)爭(zhēng)冒險(xiǎn)是()。

A√

B

×

C×

D×分析提示

不論B、C怎樣取值，都不出現(xiàn)或。當(dāng)A=1、B=0

時(shí)，0

型冒險(xiǎn)。當(dāng)A=0、C=0

時(shí)，0

型冒險(xiǎn)。當(dāng)A=0、B=0

時(shí)，0

型冒險(xiǎn)。第28頁(yè)第29

頁(yè)數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題28、以下函數(shù)中，存在競(jìng)爭(zhēng)冒險(xiǎn)是()。

A×

B

×

C×

D全部√分析提示

當(dāng)A=0、C=1時(shí)，0

型冒險(xiǎn)。當(dāng)A=0、C=0

時(shí)，0

型冒險(xiǎn)。當(dāng)A=1、C=0

時(shí)，0

型冒險(xiǎn)。第29頁(yè)第30

頁(yè)數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題29、當(dāng)B=C=1時(shí)，函數(shù)式存在()。

F

=AB+AC

0型冒險(xiǎn)

A√

1型冒險(xiǎn)B×0型1型冒險(xiǎn)都有

C×無(wú)競(jìng)爭(zhēng)冒險(xiǎn)D×分析提示

存在0

型冒險(xiǎn)。當(dāng)B=C=1

時(shí),函數(shù)式第30頁(yè)第31

頁(yè)數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題30、中規(guī)模集成組合邏輯電路，其不使用輸出端接法是()。

接地

A×

接電源

B×懸空

C√

接高電平

D×分析提示輸出端可對(duì)外輸出高、低電平信號(hào)，若將其接地、接電源、接高電平，將會(huì)損壞輸出端。

所以，不使用輸出端應(yīng)將其懸空，即什么都不接。第31頁(yè)第32

頁(yè)數(shù)字電子技術(shù)第3章組合邏輯電路填空題1、若一個(gè)邏輯電路，其任一時(shí)刻輸出信號(hào)僅取決于該時(shí)刻取值組合，而與電路以前無(wú)關(guān)，則該邏輯電路稱為組合邏輯電路。參考答案

輸入信號(hào)狀態(tài)分析提示

組合邏輯電路在結(jié)構(gòu)上，僅由門組成，沒(méi)有反饋，沒(méi)有存放元件。

因而在邏輯功效上，當(dāng)初輸入信號(hào)決定著當(dāng)初輸出信號(hào)。

第32頁(yè)第33

頁(yè)數(shù)字電子技術(shù)第3章組合邏輯電路填空題2、實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加，產(chǎn)生一位和值及一位進(jìn)位值，但不考慮低位來(lái)進(jìn)位加法器稱為；將低位來(lái)進(jìn)位與兩個(gè)一位二進(jìn)制數(shù)一起相加，產(chǎn)生一位和值及一位向高位進(jìn)位加法器稱為。參考答案

半加器全加器分析提示

半加器，僅對(duì)加數(shù)、被加數(shù)兩個(gè)一位二進(jìn)制數(shù)進(jìn)行算術(shù)加運(yùn)算，不考慮低位來(lái)進(jìn)位數(shù)；全加器，對(duì)加數(shù)、被加數(shù)及低位來(lái)進(jìn)位數(shù)三個(gè)一位二進(jìn)制數(shù)進(jìn)行算術(shù)加運(yùn)算。第33頁(yè)第34

頁(yè)數(shù)字電子技術(shù)第3章組合邏輯電路填空題3、一個(gè)半加器輸入為Ai、Bi，其和輸出邏輯表示式Si

=，進(jìn)位輸出邏輯表示式Ci+1

=。參考答案

Si=Ai⊕Bi

Ci+1=AiBi分析提示

Ai

Bi

SiCi+10000011010101101真值表按二進(jìn)制數(shù)逢二進(jìn)一相加規(guī)律列出半加器真值表：由真值表寫出邏輯表示式：第34頁(yè)第35

頁(yè)數(shù)字電子技術(shù)第3章組合邏輯電路填空題4、一個(gè)全加器，當(dāng)輸入Ai=1、Bi

=0、Ci=1時(shí)，其和輸出Si

=，進(jìn)位輸出Ci+1

=。參考答案

0

1

分析提示

三個(gè)相加數(shù)進(jìn)行算術(shù)加運(yùn)算：

1+0+1=10本位和數(shù)為0，向高位進(jìn)位數(shù)為1。第35頁(yè)第36

頁(yè)數(shù)字電子技術(shù)第3章組合邏輯電路填空題5、優(yōu)先編碼器輸入信號(hào)沒(méi)有約束，能夠同時(shí)出現(xiàn)多個(gè)有效電平，但只對(duì)進(jìn)行編碼。參考答案

一個(gè)優(yōu)先級(jí)高輸入信號(hào)

分析提示優(yōu)先編碼器對(duì)全部輸入信號(hào)預(yù)先設(shè)置優(yōu)先級(jí)，當(dāng)同一時(shí)刻有多個(gè)輸入信號(hào)有效時(shí)，電路能選擇一個(gè)優(yōu)先級(jí)別高輸入信號(hào)進(jìn)行編碼。第36頁(yè)第37

頁(yè)數(shù)字電子技術(shù)第3章組合邏輯電路填空題6、二進(jìn)制編碼器、二─十進(jìn)制編碼器、優(yōu)先編碼器中，對(duì)輸入信號(hào)沒(méi)有約束是。參考答案

優(yōu)先編碼器分析提示任何編碼器都是任一時(shí)刻只對(duì)一個(gè)輸入信號(hào)進(jìn)行編碼。二進(jìn)制編碼器、二─十進(jìn)制編碼器在輸入時(shí)進(jìn)行約束限制，只允許一個(gè)信號(hào)輸入。優(yōu)先編碼器由電路進(jìn)行選擇，當(dāng)同一時(shí)刻有多個(gè)輸入信號(hào)有效時(shí)，選擇一個(gè)優(yōu)先級(jí)別高輸入信號(hào)進(jìn)行編碼。第37頁(yè)第38

頁(yè)數(shù)字電子技術(shù)第3章組合邏輯電路填空題7、一位數(shù)據(jù)比較器，若A、B為兩個(gè)一位數(shù)碼表示變量，當(dāng)A>B

時(shí)輸出

Y

=1，則輸出

Y表示式為Y

=。參考答案AB

分析提示

ABY000010101110真值表列出真值表：由真值表寫出邏輯表示式：第38頁(yè)第39

頁(yè)數(shù)字電子技術(shù)第3章組合邏輯電路填空題A&=1≥1FBC8、如圖所表示組合邏輯電路，輸出邏輯表示式Y(jié)

=。參考答案AB+C

分析提示

由門運(yùn)算關(guān)系，由輸入端到輸出端逐層寫出邏輯表示式再化簡(jiǎn)：

第39頁(yè)第40

頁(yè)數(shù)字電子技術(shù)第3章組合邏輯電路填空題A3A2A1A0B3B2B1B074LS283DCBA

S3S2S1S0COCIWXYZ

+5V9、由4位加法器74LS283組成組合邏輯電路如圖所表示，邏輯功效是。參考答案

將余3碼轉(zhuǎn)換成8421BCD碼分析提示

4位加法器74LS283進(jìn)位輸入CI=0,被加數(shù)輸入B3B2B1B0=1101,輸出關(guān)系式：

WXYZ=DCBA+1101是余3碼轉(zhuǎn)換成8421BCD碼關(guān)系式。第40頁(yè)第41

頁(yè)數(shù)字電子技術(shù)第3章組合邏輯電路填空題10、如圖所表示組合邏輯電路，其輸出邏輯表示式F(A,B,C)=∑m

()。參考答案

3，5，6，7Y0Y1Y2Y3Y4Y5Y6Y7A2A1A0

S1