數(shù)字幅頻均衡功率放大的基本對不同頻率段進行不同補償調(diào)節(jié)的效果可編程邏輯器件；前置放大；帶阻網(wǎng)絡(luò)；幅頻均衡；功率放系統(tǒng)方案的設(shè)計與論該系統(tǒng)方案論證主要包括硬件模塊、數(shù)字均衡方法、數(shù)字均衡算法的論證。硬件模塊方案的設(shè)計與硬件模塊其主要由帶阻網(wǎng)路、功率放大、A/D、D/A轉(zhuǎn)換模塊在理想情況小的最大效率為50%。故不能滿足系統(tǒng)要求。方案二：乙類功率放大器?；パa推挽輸出可以解決效率與失，理想情況下的最大效率為78.5%。但存在交越失真，且實際率比理想情況下低得優(yōu)點，且準互補推挽輸出可以克服交越失真。方案四：采用經(jīng)典的DD放大器具有效率高、輸出功率大的特點。但D放大器制作難度大，在短時間內(nèi)難以完成。方案五：采用集成塊BUF634等功率放大用方案三。數(shù)字均衡方法的比較和在音響系統(tǒng)中，均衡器可以分別調(diào)節(jié)音頻信號的各頻率成分增益，從而可以補償揚聲器和聲場的缺陷。方案一采用AR（系統(tǒng)實現(xiàn)數(shù)字均衡?；诰喼讣≧ISC）的32位ARM以用來實現(xiàn)簡單的數(shù)字均衡器，但當均衡器的功能及性能要求較高時，ARM就不能勝任了。DSP速度快功耗低但由于對DSP的運用不熟悉由于時間倉促，故不采用此方案.FPGA的運用較熟悉。綜合以上各種因素，并考慮到的知識與能力，選擇FPGA實現(xiàn)音頻信號的數(shù)字均衡數(shù)字均衡算法選：。方案一變換與逆變換變換是將信號從析工具。離散變換（DFT）是連續(xù)變換在離散系統(tǒng)中的表現(xiàn)形式。在信號的頻譜分析、系統(tǒng)分析、設(shè)計中都會用到DFT的計算快速變（FFT）算法這是一種快速計算的DFT，可以明顯降低運算量，大大地提高了DFT的運算速度。但利用FPGA實現(xiàn)FFT用資源大且運行速度也相對較慢。：。器的系數(shù)達到時變最佳濾波器知信號或非穩(wěn)定信號的處理方案三帶通濾波器根據(jù)數(shù)字均衡基本原理可以采用一（-filter）實現(xiàn)均衡，并采用中實現(xiàn)。綜上所述，由于使用了FPGA，而利用FPGA實現(xiàn)帶通濾波較易實現(xiàn)，因此算法選用帶通濾波器。系統(tǒng)總體A/D10dB以上。數(shù)字幅頻均衡模塊由A/DFIRD/A用于帶阻網(wǎng)絡(luò)衰減的信號，在用FIR濾波器對數(shù)據(jù)進行濾波，通過D/A轉(zhuǎn)換與低通濾波后，輸出均衡處理后的波形。出信號進行功率放大。硬件模塊的設(shè)計實根據(jù)最小放大400要求，同時綜合考慮系統(tǒng)采用的ADC的輸入范圍為±2.5V，因此降低輸入電壓為10mVp-p來達到放大400倍以上且滿足ADC的輸入范圍。設(shè)定放大倍數(shù)為408倍來保證A/D樣的最佳精度。其放大電路輸出信號最大峰峰值為4.08V足A/D求。在本設(shè)計中放大器的增益較大、處理的頻段較低、輸入信號（積、噪聲電壓、輸入失調(diào)電壓等。為實現(xiàn)400倍以上的放大量，采用兩級運放級聯(lián)。第一級采用低噪聲、高精度運放OPA228，其為電它來構(gòu)建小信號的高增益放大器。第二級選取高精度運放OPA602。OPA228、OPA602介紹如下：增益帶寬積33MHz；具有低噪聲、低輸入偏置電流（10nAmax低輸入偏置電壓（75μVmax、寬電壓供電范圍（±2.5Vto±18V廣泛用于小信號的處理音響設(shè)備信號的放大其管腳分布圖如下：

5.1OPA228增益帶寬積6.5MHz、最大偏置電壓±250μVmax、最大偏置電±1pAmax、快速升降時間。廣泛用于精密儀器、音響器材、醫(yī)療等5.2OPA602本系統(tǒng)利用OPA228、OPA602級聯(lián)放大電路，通過調(diào)節(jié)可變電位器R11和R12調(diào)節(jié)兩級的放級放大倍數(shù)應(yīng)高于后級的放大 原理圖如下帶阻網(wǎng)絡(luò)模塊的設(shè)計實采用有源帶阻網(wǎng)絡(luò)實現(xiàn)。帶阻濾波器是將系統(tǒng)某頻段的信號進行衰減將輸入電壓通時電路。其電路結(jié)構(gòu)及各參數(shù)的計算如下;5.4濾波器電路結(jié)構(gòu)圖電路的傳輸函其中，通帶電壓放大倍

阻帶中心處的角頻率

品質(zhì)因數(shù)根據(jù)系統(tǒng)要求中心頻率為400Hz帶寬20KHz，通帶增益為R1=3.9K,R2=2K,R3=10K,對于運放采用通用集成運放OP37，其成本低且?guī)捀咄耆珴M足需要，利用強大的仿真multisim10.0仿真圖如下：電路原理圖如通過仿真可知在500Hz處衰減最大為12.26dB，完全滿足本系統(tǒng)A/D轉(zhuǎn)換模塊的設(shè)計實在本系統(tǒng)中A/D轉(zhuǎn)換采用12位并行A/D（ADS7819）將經(jīng)過帶（FPGA行處理。采用的音頻信號的頻率范圍為20Hz~20KHz，為防止頻譜混疊采樣頻率應(yīng)大于奈頻率若采樣速率太低一個周期內(nèi)采最終設(shè)定采樣頻率為最高頻率分量的4倍，即80KHz。為了減少系統(tǒng)噪聲對系統(tǒng)的影響應(yīng)選擇高精度數(shù)的A/D，TI公司的16位并行A/D換器ADS8505，采樣最高頻率為200ksps，輸入電壓范圍為±10V。但成本太高，考慮到成本的問題，選用TI司的12并行A/D換器ADS7819，對ADS7819特性介紹如（1.25us；輸入且?guī)в小?5V過壓被保護電路；帶有基準源；廣泛用于音頻信號及數(shù)據(jù)；其ADS7819的對應(yīng)管腳分布圖：5.7ADS7819轉(zhuǎn)換時序圖圖 ADS7819轉(zhuǎn)換時序，此時序圖是直接將片選信號接地通過時序圖可以知道時A/D的數(shù)據(jù)。，A/D模塊原理圖D/A轉(zhuǎn)換模塊的設(shè)計實在經(jīng)過FPGA幅頻補償后需要將數(shù)字信號轉(zhuǎn)換成模擬輸出要D/A轉(zhuǎn)換。本系統(tǒng)采用高速、高精度并行D/A轉(zhuǎn)換DAC904。由于DAC904是模擬電流輸出，所以需要電流—電壓轉(zhuǎn)換，采用高帶寬、高速的OPA690，來滿足D/A度。DAC904的有關(guān)特轉(zhuǎn)換速度高達165Msps；精度高（14；廣泛用于實時性較高數(shù)字信號代碼對應(yīng)電流輸出5.1DAC904數(shù)據(jù)轉(zhuǎn)換時序圖時鐘脈沖高時間3時鐘脈沖低時間3時鐘脈沖高時間3時鐘脈沖低時間3數(shù)據(jù)啟動時間1數(shù)據(jù)延時時間延遲時間1OPA690的相關(guān)特考慮到DAC904為差分電流輸出型，差分電流最大最大值是是20mA，輸出端接100Ω電阻，所以通過電壓反饋型高速運算放大器OPA690得到差分電壓。OPA690小信號帶寬為500MHz。OPA690圖如下：從原理圖中可知OPA690在這并沒有放大入時衰減了3倍，但又利用運放放大了3，故沒有放大。原理圖注：在制作PCB時一定要將模擬地、數(shù)字地及電源地一定要用電感低通濾波網(wǎng)絡(luò)設(shè)計實由于D/A出時，波形并不平滑且有一定的干擾，因此需要加一低通濾波器.利用MAX297來實現(xiàn)基本要求中的低通濾波器。這末級功率放大電路的設(shè)計實(方案一、采用分立元件實現(xiàn)寬帶功率放大器，可以實現(xiàn)較大輸大，調(diào)試難度也大，帶寬很難保證，所以不選此方案。由多個高速緩沖器BUF634并聯(lián)實現(xiàn)擴流輸出，提升放大器帶負載能力。此方案電路結(jié)構(gòu)簡單，容易調(diào)試，故采用此根據(jù)功率放大電路的指標要求，其效率要達到60%以上器。其電路圖下所示。其中，前級以AD844為組成放大量約為3.5的預(yù)放大電后級由NMOS與PMOS組成互補推挽輸出，通過調(diào)節(jié)電位器R5R6體管提供一個適當?shù)钠玁MOS管和PMOS別使用IRF264RFG60P06E們都是大功MOS，能耐壓60V、耐電流60A具有擊穿保護。其原理圖如下功率放大電路由電流反饋型運放ad818高速電流緩沖器BUF634要求Ad818電流反饋型具有2500v/us壓擺率當增益為20dB時，其帶寬為100MHz.BUF634的帶寬為30MHz，壓擺率為2000V/us，輸出電流為250Ma。Ad818雖然具有高壓擺率，但其輸出電流有限，為實現(xiàn)高輸出電壓擺幅、大輸出電流，采用ad818實現(xiàn)20dB通過buf634其電路圖如下幅頻均衡算法的實AD過帶阻網(wǎng)絡(luò)的信號到FPGA在經(jīng)過FPGA數(shù)字幅頻均衡模數(shù)轉(zhuǎn)換濾波器實現(xiàn)，數(shù)字濾波器分為有限沖激響應(yīng)濾波器(FIR)和無限沖激響應(yīng)濾波器(IIR),IIR結(jié)構(gòu)簡單所需空間較小但其相位是非線性的,對濾波器參數(shù)精度要求較高，否則會引起振蕩或發(fā)散；FIR品質(zhì)的音頻處理是必須的。FIR濾波器中的自適應(yīng)濾波器以最小均方網(wǎng)絡(luò)進行幅頻均衡，一般的FIR濾波器就可以實現(xiàn)。本文設(shè)計的直接型FIR濾波器的結(jié)構(gòu)圖如圖3所示。圖中，h[N]是濾波器系數(shù)，x(n)是濾波器輸入，N是濾波器階數(shù)。z-z-z-z-×××××h[N- 3直接型FIR波器結(jié)構(gòu)并行FIR濾波器具有速度快、易于設(shè)計的特點，但濾波器階數(shù)較高4所示。衰減或提升，以滿足用戶的需求。開開A/DDDSA/DDDSA/D幅頻幅頻特性測數(shù)字峰值檢結(jié)結(jié)D/A轉(zhuǎn)換，波形輸數(shù)字幅頻均圖 帶阻網(wǎng)絡(luò)幅頻特性流程圖圖結(jié)D/A轉(zhuǎn)換，波形輸數(shù)字幅頻均算法是本設(shè)計的關(guān)鍵部分，也是最難的部分，由于是通過FPGAFIR濾波器的頻率響應(yīng)根據(jù)FIR濾波器的頻響特性利用計算出濾波器系數(shù)；通過所設(shè)計的系統(tǒng)是否符合本設(shè)計采用切比近法，它基于最大誤差最小準則，通過Park-Mo-Clellan算法，利用已知濾波器幅頻響應(yīng)，通過出濾波器系數(shù)在中通過調(diào)用remez函數(shù)即可實現(xiàn),在求濾波器系數(shù)時要確定采樣頻率大于等于2倍乃頻率以防發(fā)P不能進行浮點運算，所以還需對其進行定點化，一般是將系數(shù)乘以（2^nFIR開乘法、累加運FIR濾波器算開乘法、累加運累累加完畢結(jié)束并輸FIR濾波器系數(shù) 仿利用繪制出帶阻網(wǎng)絡(luò)、均衡網(wǎng)絡(luò)和FIR近的幅頻響曲線并求出系數(shù)圖7是通過仿真繪制出的帶阻網(wǎng)幅頻響應(yīng)曲線，圖8是通過根據(jù)圖6所示帶阻網(wǎng)絡(luò)幅頻特曲線繪制出的均衡網(wǎng)絡(luò)幅頻響應(yīng)曲線（理想FIR濾波器幅頻響應(yīng)曲線）和實際均衡器幅頻響應(yīng)曲線（實際近FIR濾波器幅頻響應(yīng)曲 圖7帶阻網(wǎng)絡(luò)幅頻響應(yīng)曲線圖 8理想均衡和濾波器近幅頻響由仿真繪制出的曲線圖可以看出，實際通過FIR濾波器出現(xiàn)抖動，實際上可以加大濾波器系數(shù)來進一步減小帶內(nèi)波紋，圖9所示是采用不同階數(shù)FIR濾波器的仿真幅頻響應(yīng)曲線對比圖。9同階數(shù)幅頻響應(yīng)對電壓幅度波動越小(圖10為輸出波形電壓的波動波紋)，但會增加FPGA的硬件開銷，綜合考慮，選擇了400階的FIR濾波器。圖 不同階數(shù)波形輸出波動波紋對比7結(jié)圖 SignalTap均衡器測試輸出結(jié)基于FPGA的數(shù)字均衡器工作穩(wěn)定，性能良好，能實現(xiàn)高速、高效均衡，降低信噪比門限。均衡輸出速率達到50MHz，采樣精度達到16位。如圖11所示的SignalTap均衡器測試輸出結(jié)果說明在通帶內(nèi)FIR波器對輸入信號進行了很好的均衡。本文作者創(chuàng)新點：充分利用FPGA在數(shù)字信號處理上的在字均衡模塊以FPGA為處理平臺，實現(xiàn)數(shù)字信號均衡的高速處理。將FPGA實現(xiàn)的數(shù)字均衡技術(shù)引入到音響均衡技