用于DDS系統(tǒng)相位累加器的加法器設(shè)計(jì)張萍，高海霞，柴常春，楊銀堂（西安電子科技大學(xué)微電子研究所陜西西安710071）頻率源是雷達(dá)、通信、電子對(duì)抗與電子系統(tǒng)實(shí)現(xiàn)高性能指標(biāo)的關(guān)鍵之一，被喻為眾多電子系統(tǒng)的“心臟”。而當(dāng)今高性能的頻率源均通過頻率合成技術(shù)實(shí)現(xiàn)。傳統(tǒng)的頻率合成器有直接頻率合成器和鎖相環(huán)兩種。直接數(shù)字式頻率合成（DirectDigitalFrequencySynthesis,DDS或DDFS）將先進(jìn)的數(shù)字處理理論與方法引入信號(hào)合成領(lǐng)域，標(biāo)志著第三代頻率合成技術(shù)的出現(xiàn)。DDS具有相對(duì)帶寬寬、頻率轉(zhuǎn)換時(shí)問短、頻率分辨率高、輸出相位連續(xù)、可產(chǎn)生寬帶正交信號(hào)及其他多種調(diào)制信號(hào)、可編程和全數(shù)字化、控制靈活方便、性價(jià)比高等特點(diǎn)。1DDS基本原理數(shù)字頻率合成器是一種數(shù)字控制的鎖相倍頻器。其輸出頻率是基準(zhǔn)頻率的整數(shù)倍，通過頻率選擇開關(guān)改變分頻比來控制壓控振蕩器的輸出信號(hào)頻率。DDS的工作原理是以數(shù)控振蕩器的方式產(chǎn)生頻率、相位可控制的正弦波。電路一般包括基準(zhǔn)時(shí)鐘、頻率累加器、相位累加器、幅度/相位轉(zhuǎn)換電路、D/A轉(zhuǎn)換器和LPF（LowPhaseFilter,低通濾波器）。頻率累加器對(duì)輸入信號(hào)進(jìn)行累加計(jì)算，產(chǎn)生頻率控制字。相位累加器是典型的反饋電路，他由N位全加器和N位累加寄存器級(jí)聯(lián)而成，對(duì)代表頻率的二進(jìn)制碼進(jìn)行累加運(yùn)算。幅度/相位轉(zhuǎn)換電路實(shí)質(zhì)上是一個(gè)波形寄存器，以供查表使用，讀出的數(shù)據(jù)送入D/A轉(zhuǎn)換器和LPF。DDS的具體工作過程如圖1所示。N位相位累加器由N位加法器和N位累加寄存器組成。每來一個(gè)時(shí)鐘脈沖fCLK,N位加法器將頻率控制字K與N位累加寄存器輸出的累加相位數(shù)據(jù)相加，并把相加后的結(jié)果送至累加寄存器的輸入端。累加寄存器一方面將上一時(shí)鐘周期作用后所產(chǎn)生的新的相位數(shù)據(jù)反饋到加法器的輸入端，使加法器在下一時(shí)鐘的作用下繼續(xù)與頻率控制字K相加；另一方面將這個(gè)值作為取樣地址送入幅度/相位轉(zhuǎn)換電路，幅度/相位轉(zhuǎn)換電路根據(jù)這個(gè)地址輸出相應(yīng)的波形數(shù)據(jù)。最后經(jīng)D/A轉(zhuǎn)換器和LPF將波形數(shù)據(jù)轉(zhuǎn)換成所需要的模擬波形。細(xì)I圖細(xì)I圖IDD5；工作塚理示嗽囲慚驗(yàn)■■相位相位累加器在基準(zhǔn)時(shí)鐘的作用下，進(jìn)行線形相位累加，當(dāng)N位相位累加器累加N次后就會(huì)產(chǎn)生一次溢出，這樣就完成了一個(gè)周期,這個(gè)周期也就是DDS信號(hào)的頻率周期。由此可見，相位累加器的速度是影響其系統(tǒng)速度的最主要因素。本文的主要工作就是圍繞著怎樣改進(jìn)DDS相位累加器的性能展開的。2相位累加器的優(yōu)化設(shè)計(jì)為了優(yōu)化DDS系統(tǒng)的性能，提高其頻率轉(zhuǎn)化速度，并使其輸出相位連續(xù)。本文就DDS相位累加器模塊進(jìn)行了改進(jìn)。通常的電路設(shè)計(jì)中累加器模塊常采用超前進(jìn)位加法器，這種結(jié)構(gòu)克服了串行進(jìn)位引起的時(shí)間滯后，很大程度上提高了加法器的運(yùn)算速度，但是仍有其不足之處。四位全加器的最高進(jìn)位位公式如式(1)所示，對(duì)應(yīng)的邏輯圖如圖2所示：c4=g3+p3g2+p3p2g1+p3p2p1g0+p3p2p1p0c0(1)從圖2中可以看出，加法器位數(shù)越高，超前進(jìn)位位就需要有越多輸入的與門，雖然16位加法器可以用5個(gè)四位超前進(jìn)位加法器級(jí)聯(lián)而成，但是在四位超前進(jìn)位加法器中就已經(jīng)出現(xiàn)了四輸入的與門，這樣就大大減小了電路運(yùn)算的速度，并引起大的功耗。而且在后期的版圖設(shè)計(jì)中，會(huì)導(dǎo)致版圖面積很大，不易布局布線。/>!P1揖/>!P1揖2四位理荊進(jìn)住加法器最高邀便邏轉(zhuǎn)圖在現(xiàn)代CMOS技術(shù)中，廣泛采用鏡像電路。一個(gè)鏡像電路對(duì)nFET和pFET采用相同的拓?fù)溥B接晶體管。他的版圖具有對(duì)稱性,易于布局布線，并且節(jié)省版圖面積。一位鏡像加法器的管級(jí)電路圖如圖3所示。圖m一僮儘嫁加法器電珞圖3表明鏡像加法器電路對(duì)稱性很好，且電路中NOMS及PMOS陣列的串聯(lián)管子數(shù)最多為3個(gè)。通過MOS管的RC模型，可以得出串聯(lián)的管子數(shù)越少，電路功耗越小，且具有較短的上升下降時(shí)間。一個(gè)四位的超前進(jìn)位加法器需要用216只MOS管，而利用鏡像電路即使采用級(jí)聯(lián)的方式實(shí)現(xiàn)四位全加器只需要112只管子，因此從版圖面積來考慮，鏡像加法器大大優(yōu)于超前進(jìn)位加法器。為了驗(yàn)證鏡像加法器在速度上是否優(yōu)于超前進(jìn)位加法器，本文在Cadence環(huán)境下對(duì)采用兩種方法設(shè)計(jì)的四位全加器進(jìn)行仿真，兩個(gè)模型所采用的MOS管參數(shù)一致，仿真條件與所加激勵(lì)也都相同。3仿真結(jié)果仿真所采用的是四位全加器。四位超前進(jìn)位加法器電路采用經(jīng)典邏輯，而四位鏡像加法器是將一位鏡像加法器級(jí)聯(lián)而成的。仿真所加的電壓為2.7V，P管寬長比為12：1,N管寬長比為4：1,超前進(jìn)位加法器和鏡像加法器的仿真時(shí)序分別如圖4和圖5所示。心P.0.O.0.0.0S242O4己A/FEf TnntiwtRftspon^hjuxmnjLTLrvLnjij~LrrLr心P.0.O.0.0.0S242O4己A/FEf TnntiwtRftspon^hjuxmnjLTLrvLnjij~LrrLr11WITJWhlhnn□門□門口門口nnr:5.0

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Ofl-1LmikJ秤rZ1IjOOjis4(X1ns 600nslime800H91□JJ44蠅前進(jìn)位加法器的時(shí)序罔3.0r-^'^覽u-j.ol 斗.o_*■=3.0r-^'^覽u-j.ol 斗.o_*■=訶匸心外己；2.00.0T^ransjcntResponserLHnnjlTLTLJl^Lr4.0W2.0Q.Q40己2.00.0200mSitens dcfr哼ilEflC40圈5it像加空囂的時(shí)序圈仿真結(jié)果表明，鏡像加法器電路不僅可以很好地實(shí)現(xiàn)加法功能，而且具有很短的上升下降時(shí)間，且輸入信號(hào)變化時(shí)不會(huì)產(chǎn)生超前進(jìn)位加法器那樣的毛刺，輸出信號(hào)非常穩(wěn)定。對(duì)圖4和圖5進(jìn)行采點(diǎn)計(jì)算，得到了電路延時(shí)的對(duì)比曲線，如圖6所示。+笹傑站進(jìn)3&+笹傑站進(jìn)3&圖&兩種加法籌的延時(shí)比找圖6表明鏡像加法器的延時(shí)遠(yuǎn)遠(yuǎn)小于超前進(jìn)位加法器的延時(shí)。速度是現(xiàn)代電子器件主要的技術(shù)指標(biāo)，而對(duì)于直接數(shù)字頻率合成器來說，速度直接影響著輸出頻率的最高值和系統(tǒng)的輸出帶寬，是最重要的設(shè)計(jì)性能指標(biāo)之