完整答案附后《EDA技術(shù)》期末考試A卷姓名：專業(yè)：學(xué)號：學(xué)習(xí)中心：成績：第一題：填空題（每題3分，共30分）EDA技術(shù)的發(fā)展分為、和___________三個階段。EDA的設(shè)計輸入主要包括、、。當前最流行的并成為IEEE標準的硬件描述語言包括：_____和。有三種端口類型，分別是、____和。輸入和雙向端口不能聲明為型。在常量表達示中，二進制是用字母表示，八進制是用字母表示，十六進制是用字母表示。寬度為1位的變量稱為，如果在變量聲明中沒有指定位寬，則默認為。線寬大于1位的變量(包括net型和variable型)稱為。表達式：8`h55&&8`haa的值為，表達式：8`h55&8`haa的值為多少。9．語句out=sel?inl:in0;表示的意義是：。10．語句{3{a,b}}表示的意義是：。第二題：簡答題（每題5分，共20分）什么是IP復(fù)用技術(shù)?IP核對EDA技術(shù)的應(yīng)用和發(fā)展有什么意義?基于FPGA/CPLD的數(shù)字系統(tǒng)沒計流程包括哪些步驟?說明GAL的OLMC有什么特點，它怎樣實現(xiàn)可編程組合電路和時序電路?阻塞賦值和非阻塞賦值有什么本質(zhì)的區(qū)別?第三題：程序分析題（每題15分，共30分）分析程序并畫出邏輯電路圖及邏輯表達式：moduleAOI(A,B,C,D,F); inputA,B,C,D;outputF;wireA,B,C,D,F; assignF=~((A&B)|(~(C&D)));endmodule詳細分析下面程序功能：modulecount(out,data,load,reset,clk);inputload,clk,reset;input[7:0]data;output[7:0]out;reg[7:0]out;always@(posedgeclk) beginif(!reset)out<=8'h00; elseif(load)out<=data; elseout<=out+1; endendmodule第四題：設(shè)計題（每題20分，共20分，請在主觀題區(qū)答題）用VerilogHDL設(shè)計一個74138的譯碼器電路。復(fù)制后面的答案到你的原卷完整答案附后牛族（學(xué)名：Bovini）：是偶蹄目、?？?、牛亞科下的一族動物，通常俗稱為“\t"/item/%E7%89%9B%E6%97%8F/_blank"?！保灿?屬。大都是大到極大的\t"/item/%E7%89%9B%E6%97%8F/_blank"草食性動物。其中包括非洲水牛和美洲野牛，對人類非常重要答案區(qū)：《EDA技術(shù)》期末考試A卷姓名：專業(yè)：學(xué)號：學(xué)習(xí)中心：成績：第一題：填空題（每題3分，共30分，）EDA技術(shù)的發(fā)展分為CAD、CAE和____EDA_______三個階段。EDA的設(shè)計輸入主要包括圖形輸入、HDL文本輸入、波形輸入。當前最流行的并成為IEEE標準的硬件描述語言包括：VHDL_____和Verilong_HDL。有三種端口類型，分別是input、__output__和inout。輸入和雙向端口不能聲明為寄存器型。在常量表達示中，二進制是用B字母表示，八進制是用0字母表示，十六進制是用H字母表示。寬度為1位的變量稱為標量，如果在變量聲明中沒有指定位寬，則默認為1。線寬大于1位的變量(包括net型和variable型)稱為向量。表達式：8`h55&&8`haa的值為8，表達式：8`h55&8`haa的值為多少16。9．語句out=sel?inl:in0;表示的意義是：如果out=sel為真返回inl如果為假返回ino。10．語句{3{a,b}}表示的意義是：3個{a，b}_拼接成的總線。第二題：簡答題（每題5分，共20分）什么是IP復(fù)用技術(shù)?IP核對EDA技術(shù)的應(yīng)用和發(fā)展有什么意義?注：更多福師大網(wǎng)考、在線、離線作業(yè)關(guān)注V：weimingjiaxc答:IP可重復(fù)使用的一種功能設(shè)計，可節(jié)省設(shè)計時間、縮短開發(fā)周期，避免重復(fù)勞動為大規(guī)模soc設(shè)計提供開發(fā)基礎(chǔ)、和開發(fā)平臺.IP枝具有規(guī)范的接口協(xié)議，良好的可移植與可測試性，為系統(tǒng)開發(fā)提供了可靠的保證。基于FPGA/CPLD的數(shù)字系統(tǒng)沒計流程包括哪些步驟?答:1.設(shè)計輸入，用一定的邏輯表達手段表達出來。2.邏輯綜合，將用一定的邏輯表達手段表達出來的設(shè)計經(jīng)過一系列的操作，分解成一系列的邏輯電路及對應(yīng)關(guān)系(電路分解).3.目標器件的適配，在選用的目標器件中建立這些基本邏輯電路的對應(yīng)關(guān)系(邏輯實現(xiàn)).4.目標器件的編程/下我，將前面的軟件設(shè)計經(jīng)過編程變成具體的設(shè)計系統(tǒng)(物理實現(xiàn)).5.仿真/硬件測試，驗證所設(shè)計的系統(tǒng)是否符合要求。同時，再設(shè)計過程中要進行有關(guān)“仿真”，即模擬有關(guān)設(shè)計結(jié)果，驗證是否與設(shè)計構(gòu)想相符。說明GAL的OLMC有什么特點，它怎樣實現(xiàn)可編程組合電路和時序電路?答:輸出邏輯宏單元(OutputLogicMacroCell,0LMIC),此結(jié)構(gòu)使得PLD器件在組合邏輯和時序邏輯中的可編程或可重構(gòu)性能都成為可能。GAL16V8型號的器件，它包含了8個邏輯宏單元0LMIC，每一個OLIC可實現(xiàn)時序電路可編程，而其左側(cè)的電路結(jié)構(gòu)是與陣列可編程的組合邏輯可編程結(jié)構(gòu).GAL的OLIC單元設(shè)有多種組態(tài)，可配置成專用組合輸出、專用輸入.組合輸出雙向口、寄存器輸出、寄存器輸出雙向口等，為邏輯電路設(shè)計提供了極大的靈活性。GAL的輸出邏輯宏單元OLMIC中含有4個多路選擇器，通過不同的選擇方式可以產(chǎn)生多種輸出結(jié)構(gòu)，分別屬于3種模式.一旦確定了某種模式，所有的OULMC都將工作在同--種模式下。下圖為其中一種輸出模式對應(yīng)的結(jié)構(gòu).阻塞賦值和非阻塞賦值有什么本質(zhì)的區(qū)別?答：1、阻塞賦值是按需執(zhí)行，非阻塞賦值是并行執(zhí)行；2、兩種賦值語句對應(yīng)著兩種不同的電路結(jié)構(gòu)。阻塞賦值對應(yīng)的電路結(jié)構(gòu)往往與觸發(fā)沿沒有關(guān)系，只與輸入電平的變化有關(guān)系；而非阻塞賦值對應(yīng)的電路結(jié)構(gòu)往往與觸發(fā)沿有關(guān)系，只有在觸發(fā)沿時才有可能發(fā)生賦值的情況。3、在描述組合邏輯的always塊中用阻塞賦值，則綜合成組合邏輯的電路結(jié)構(gòu)；在描述時序邏輯的always塊中用非阻塞賦值，則綜合成時序邏輯的電路結(jié)構(gòu)。原因：這是因為要使綜合前仿真和綜合后仿真一致的緣故。解釋：1、阻塞賦值操作符用等號(即=)表示?！白枞笔侵冈谶M程語句（initial和always）中，當前的賦值語句阻斷了其后的語句，也就是說后面的語句必須等到當前的賦值語句執(zhí)行完畢才能執(zhí)行。而且阻塞賦值可以看成是一步完成的，即：計算等號右邊的值并同時賦給左邊變量。例如：當執(zhí)行“x=next_x;”時，x會立即的到next_x的值。而下一句“y=x;”必須等到“x=next_x;”執(zhí)行完畢才能被執(zhí)行。由于這兩條語句都沒有延遲（相當于導(dǎo)線），導(dǎo)致他們的等價語句為“y=next_x;”。賦值是實時的,計算完右面的馬上賦值給左邊的,然后再執(zhí)行下一句,操作時串行的,且在一個alway內(nèi)完成。2、非阻塞賦值操作符用小于等于號(即<=)表示?！胺亲枞笔侵冈谶M程語句（initial和always）中，當前的賦值語句不會阻斷其后的語句。非阻塞語句可以認為是分為兩個步驟進行的：①計算等號右邊的表達式的值,(我的理解是：在進入進程后，所有的非阻塞語句的右端表達式同時計算，賦值動作只發(fā)生在順序執(zhí)行到當前非阻塞語句那一刻)。②在本條賦值語句結(jié)束時，將等號右邊的值賦給等號左邊的變量。例如：當執(zhí)行“x<=next_x;”時，并不會阻斷語句“y<=x;”的執(zhí)行。因此，語句“y<=x;”中的x的值與語句“x<=next_x;”中的x的值不同：語句“y<=x;”中的x是第一個D觸發(fā)器的初值（Q0）。而語句“x<=next_x;”中的x的值是D觸發(fā)器經(jīng)過一個同步脈沖后的輸出值（Q1）?；诖诉@個進程產(chǎn)生了與阻塞賦值進程截然不同的結(jié)果，即：產(chǎn)生了移位寄存器的效果，next_xàxày。第三題：程序分析題（每題15分，共30分）分析程序并畫出邏輯電路圖及邏輯表達式：moduleAOI(A,B,C,D,F); inputA,B,C,D;outputF;wireA,B,C,D,F; assignF=~((A&B)|(~(C&D)));Endmodule答：moduleAOI(A.B.C.D.F)://模塊名為AOI(端口列表A,B.C,D,F)inputA,B.CD://模塊的輸入端口為A,B,C,DOucputF://模塊的輸出端口為FwireA.B.C.D.F://定叉信號的數(shù)據(jù)類型assignP:~((A&B)!(C&D))://邏輯功能描述endnodule詳細分析下面程序功能：modulecount(out,data,load,reset,clk);inputload,clk,reset;input[7:0]data;output[7:0]out;reg[7:0]out;always@(posedgeclk) beginif(!reset)out<=8'h00; elseif(load)out<=data; elseout<=out+1; endendmodule答：modulecount(out,data,load,reset,clk):inputload,clk,reset;input[7:0]data;Output[7:0]out:reg[7:0]out;Always(posedgeclk)//elk上升沿觸發(fā)beginit(!reset)out<=8’h00//同步清0，憑電平有效elseif(loed)out<=data;//同步預(yù)置elseout<out+1://計數(shù)endendnodule第四題：設(shè)計題（每題20分，共20分，請在主觀題區(qū)答題）用VerilogHDL設(shè)計一個74138的譯碼器電路。答：//74LS138的verilogHDL代碼如下，仿真結(jié)果見圖moduledecoder38(E1,E2,E3,A,B,C,Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7);inputE1,E2,E3;//使能輸入端（74LS138有三個使能輸入）inputA,B,C;//輸入outputwireY0,Y1,Y2,Y3,Y4,Y5,Y6,Y7;//輸出assignY0=((E1&!E2&!E3)==1'b1)?!(!A&!B&!C):1'bz;assignY1=((E1&!E2&!E3)==1'b1)?!(!A&!B&C):1'bz;assignY2=((E1&!E2&!E3)==1'b1)?!(!A&B&!C):1'bz;assignY3=((E1&!E2&!E3)==1'b1)?!(