TFT元件結(jié)構(gòu)及原理1TFT元件結(jié)構(gòu)及原理1TFT-LCD的面板構(gòu)造2TFT-LCD的面板構(gòu)造2G1G2G3GmGm-1S1S2S3Sn-1SnSource線儲(chǔ)存電容Gate線液晶電容TFTArray面板說明comITOCLC3G1G2G3GmGm-1S1S2S3Sn-1SnSource單一畫素結(jié)構(gòu)儲(chǔ)存電容(Cs)BB’GSDAA’TFTAAA’4單一畫素結(jié)構(gòu)儲(chǔ)存電容(Cs)BB’GSDAA’TFTAAA’G1G2G3GmGm-2Gm-1S1S2S3Sn-2Sn-1SnArray面板示意圖5G1G2G3GmGm-2Gm-1S1S2S3Sn-2Sn-11.因TFT元件的動(dòng)作類似一個(gè)開關(guān)(Switch)，液晶元件的作用類似一個(gè)電容，藉Switch的ON/OFF對(duì)電容儲(chǔ)存的電壓值進(jìn)行更新/保持。2.SWON時(shí)信號(hào)寫入(加入、記錄)在液晶電容上，在以外時(shí)間SWOFF，可防止信號(hào)從液晶電容洩漏。3.在必要時(shí)可將保持電容與液晶電容並聯(lián)，以改善其保持特性。保持電容TFT元件加入電壓液晶61.因TFT元件的動(dòng)作類似一個(gè)開關(guān)(Switch)，液晶元1.上圖為TFT一個(gè)畫素的等效電路圖，掃描線連接同一列所有TFT閘極電極，而信號(hào)線連接同一行所有TFT源極電極。2.當(dāng)ON時(shí)信號(hào)線的資料寫入液晶電容，此時(shí)，TFT元件成低阻抗(RON)，當(dāng)OFF時(shí)TFT元件成高阻抗(ROFF)，可防止信號(hào)線資料的洩漏。3.一般RON與ROFF電阻比至少約為105以上。掃描線信號(hào)線RONROFF液晶保持電容GDS71.上圖為TFT一個(gè)畫素的等效電路圖，掃描線連接同一列掃描認(rèn)識(shí)TFTGDSDSG1.TFT為一三端子元件。2.在LCD的應(yīng)用上可將其視為一開關(guān)。3.為何要採InvertedStaggered之結(jié)構(gòu)？DSG8認(rèn)識(shí)TFTGDSDSG1.TFT為一三端子元件。DSG8TFT元件的運(yùn)作原理(1)Vgs>Vth：訊號(hào)讀取DSGGDSCLCcomGDSVGS>VthVSDDSGTFT元件在閘極(G)給予適當(dāng)電壓(VGS>起始電壓Vth,註),使通道(a-Si)感應(yīng)出載子(電子)而使得源極(S)汲極(D)導(dǎo)通。【註】：Vth為感應(yīng)出載子所需最小電壓。9TFT元件的運(yùn)作原理(1)Vgs>Vth：訊號(hào)讀取DSGGDTFT元件的運(yùn)作原理(2)Vgs<Vth：訊號(hào)保持DSGGDSCLCcomVSDGGDSVGS〈VthDS1.TFT元件在閘極(G)給予適當(dāng)電壓。當(dāng)VGS小於起始電壓時(shí)沒有感應(yīng)出載子則通道成斷路。2.故TFT元件可看成開關(guān),當(dāng)VGS>Vth則ON,當(dāng)VGS<Vth則OFF。10TFT元件的運(yùn)作原理(2)Vgs<Vth：訊號(hào)保持DSGGDTFT元件的運(yùn)作原理DSGVDSIdsVgs〈VthVgs=Vth+2Vgs=Vth+4Vgs=Vth+6Vgs=Vth+8線性區(qū)飽和區(qū)Vgd<Vth一Vgs<Vth：感應(yīng)通道未形成 Ids=0二Vgs&Vgd>Vth：形成感應(yīng)通道 Ids=1/2unCox(W/L)[(Vgs-Vth)Vds-Vds2]三Vgs>Vth&Vgd<Vth：進(jìn)入夾止區(qū)(在Drain側(cè)通道消失) Ids=1/2unCox(W/L)(Vgs-Vth)2影響Ids之重要參數(shù)1.Vth2.un：Mobility3.Cox：Gate到Channel的電容4.W/L11TFT元件的運(yùn)作原理DSGVDSIdsVgs〈VthVgs=Vg(V)LogId01020-10-201.0x10-111.0x10-101.0x10-91.0x10-81.0x10-71.0x10-61.0x10-5TFT之VgV.S.LogId圖註：此圖為一特定之Vds下所量得12Vg(V)LogId01020-10-201.0x10-1VCVCOMT1△v△v第一圖場第二圖場一圖框T2VGVIDVP(a)驅(qū)動(dòng)波形圖△v1.VG為掃描線電壓，VID為信號(hào)線電壓，分別加在TFT的閘極，源極。2.在T1時(shí)域(水平選擇期間)TFTON，畫素電極電位VP會(huì)被充電至信號(hào)電位VID。在T2時(shí)域(非選擇期間)TFTOFF，在OFF的瞬間，VP會(huì)下降△V，此△V的大小與TFT元件的閘極與汲極間的寄生電容CGD有關(guān)，因此在設(shè)計(jì)與製程元件時(shí)盡量避免寄生電容的產(chǎn)生。13VCVCOMT1△v△v第一圖場第二圖場一圖框T2VGVID(b)電路圖VGVPCGDCGSCSTCLCVCOMVID1.△V的大小關(guān)係如下:CGD:閘極與汲極間電容CLC:液晶電容CST:保持電路2.此下降電壓△V與影像信號(hào)的極性無關(guān)，永遠(yuǎn)比畫素電位VP下降此一電壓值。因此，只要將彩色濾光片的共用電極電位VCOM設(shè)定成相對(duì)於信號(hào)線的中心電壓VC低一偏移值△V，便可以使加在畫素電極上的電壓成為正負(fù)對(duì)稱的波形，使直流位準(zhǔn)的電壓降誤差到最小值。14(b)電路圖VGVPCGDCGSCSTCLCVCOMVID儲(chǔ)存電容VgVSV目的：降低TFT關(guān)閉時(shí)，因Cgs所引起的畫素電壓變化(VoltageOffset)。畫素電壓Source線GDSGate線CstCLCComVgVsCgs儲(chǔ)存電容(Cs)BB’AA’15儲(chǔ)存電容VgVSV目的：降低TFT關(guān)閉時(shí)，因Cgs所引起的1.臨界電壓：Vth2.電子遷移率(Mobility)：un Vp=unE3.Ion/Ioff4.開口率(ApertureRatio) (1)TFT；(2)Gate&Source線；(3)Cst；(4)上下基板對(duì)位誤差；(5)DisclinationofLC5.因Cgs產(chǎn)生之DCVoltageOffset6.訊號(hào)傳輸時(shí)的時(shí)間延遲(TimeDelay)及失真(Distortion)TFT-LCD關(guān)於Array之重要參數(shù)161.臨界電壓：VthTFT-LCD關(guān)於Array之重要參數(shù)GateDriverSourceDriverArray面板訊號(hào)傳輸說明17GateDriverSourceDriverArray面ARRAY製程及設(shè)備18ARRAY製程及設(shè)備18TFTArray組成材料MASK1-GE Gate電極 Cr

MASK5-PE 畫素電極 ITOMASK3-SD Source/Drain電極 CrMASK2-SE 通道與電極之接觸介面 (n+)a-Si：H

MASK2-SE Channel(通道) (i)a-Si：H

MASK2-SE GI層(Gate絕緣層) SiNxMASK4-CH Contacthole SiNx

19TFTArray組成材料MASK1-GE Gate電極Mask1：GE(Gate電極形成)AA’1.受入洗淨(jìng) 芝蒲2.濺鍍Cr(4000A) ULVAC3.成膜前洗淨(jìng) 島田理化/芝蒲4.光阻塗佈/曝光/顯影 TEL/DNS/Nikon5.顯影檢查/光阻寸檢 V-tech6.硬烤

田葉井7.CrTaper蝕刻(WET) DNS8.光阻去除 島田理化10製程完成檢查

ORBOTEC/OLYMPUSAA’20Mask1：GE(Gate電極形成)AA’1.受入洗淨(jìng)Mask2：SE(島狀半導(dǎo)體形成)AA’1.成膜前洗淨(jìng) 島田理化/芝蒲2.成膜SiNx

Balzers/AKT3.成膜前洗淨(jìng) 芝蒲4.成膜SiNx/a-Si/n+Si Balzers/AKT5.光阻塗佈/曝光/顯影 TEL/Nikon6.顯影檢查/光阻寸檢 V-tech7.蝕刻(DRY) TEL/PSC8.光阻去除 島田理化9.製程完成檢查

ORBOTEC/OLYMPUSAA’21Mask2：SE(島狀半導(dǎo)體形成)AA’1.成膜前洗淨(jìng)Mask3：SD(Source及Drain電極形成)AA’1.成膜前洗淨(jìng) 島田理化/芝蒲2.成膜Cr ULVAC3.光阻塗佈/曝光/顯影TEL/DNS/Nikon4.顯影檢查/光阻寸檢 V-tech5.硬烤 田葉井6.蝕刻Cr(WET) DNS7.蝕刻n+Si(DRY) TEL/PSC8.光阻去除 島田理化9.製程完成檢查

ORBOTEC/OLYMPUSAA’22Mask3：SD(Source及Drain電極形成)AAMask4：CH(ContactHole形成)1.成膜前洗島田理化/芝蒲2.成膜SiNxBalzers3.光阻塗佈/曝光/顯影TEL/DNS/Nikon4.顯影檢查/光阻寸檢V-tech5.蝕刻(DRY) TEL/PSC6.光阻去除 島田理化7.製程完成檢查

ORBOTECA’AAAA’23Mask4：CH(ContactHole形成)1.成Mask5：PE(畫素電極形成)1.成膜前洗淨(jìng) 島田理化/芝蒲2.成膜ITO ULVAC3.光阻塗佈/曝光/顯影TEL/DNS/Nikon4.顯影檢查/光阻寸檢 V-tech5.蝕刻(WET) DNS6.光阻去除 島田理化7.製程完成檢查

ORBOTEC8.退火 田葉井TFT元件製程結(jié)束,後流至ARRAYTESTER

A’AAAA’24Mask5：PE(畫素電極形成)1.成膜前洗淨(jìng) 靜電保護(hù)：避免因Gate與Source電極的電壓差，而對(duì)TFT產(chǎn)生 不良的影響，達(dá)到靜電保護(hù)的目的。SourceDriverGateDriverSource線或Gate線ShortRing尖端放電說明：Source及Gate皆以 ShortRing之電位為 參考電位。25靜電保護(hù)：避免因Gate與Source電極的電壓差，而對(duì)TFARRAY製程1.GE製程璃板玻基Gate成膜Cr:4000?Gate蝕刻Cr:4000?閘極(Gate):4000?2.SE製程GI成膜SiNx:3000?GI成膜SiNx:1000?閘極絕緣層(SiNx):3000?+1000?a-Si成膜a-Si:1500?半導(dǎo)體層(a-Si):1500?n+成膜n+:300?歐姆接觸層(n+a-Si):300?SE蝕刻3.SD製程SD成膜Cr:4000?SD蝕刻4.CH製程5.PE製程BCE蝕刻源極金屬層(Source):4000?汲極金屬層(Drain):4000?完成!後流至ARRAYTESTER工程CH成膜SiNx:3000?保護(hù)層(SiNx):3000?CH蝕刻ITO成膜ITO:1000?ITO蝕刻ITO層:1000?26ARRAY製程1.GE製程璃板?；鵊ate成膜Gate蝕TFT元件結(jié)構(gòu)及原理27TFT元件結(jié)構(gòu)及原理1TFT-LCD的面板構(gòu)造28TFT-LCD的面板構(gòu)造2G1G2G3GmGm-1S1S2S3Sn-1SnSource線儲(chǔ)存電容Gate線液晶電容TFTArray面板說明comITOCLC29G1G2G3GmGm-1S1S2S3Sn-1SnSource單一畫素結(jié)構(gòu)儲(chǔ)存電容(Cs)BB’GSDAA’TFTAAA’30單一畫素結(jié)構(gòu)儲(chǔ)存電容(Cs)BB’GSDAA’TFTAAA’G1G2G3GmGm-2Gm-1S1S2S3Sn-2Sn-1SnArray面板示意圖31G1G2G3GmGm-2Gm-1S1S2S3Sn-2Sn-11.因TFT元件的動(dòng)作類似一個(gè)開關(guān)(Switch)，液晶元件的作用類似一個(gè)電容，藉Switch的ON/OFF對(duì)電容儲(chǔ)存的電壓值進(jìn)行更新/保持。2.SWON時(shí)信號(hào)寫入(加入、記錄)在液晶電容上，在以外時(shí)間SWOFF，可防止信號(hào)從液晶電容洩漏。3.在必要時(shí)可將保持電容與液晶電容並聯(lián)，以改善其保持特性。保持電容TFT元件加入電壓液晶321.因TFT元件的動(dòng)作類似一個(gè)開關(guān)(Switch)，液晶元1.上圖為TFT一個(gè)畫素的等效電路圖，掃描線連接同一列所有TFT閘極電極，而信號(hào)線連接同一行所有TFT源極電極。2.當(dāng)ON時(shí)信號(hào)線的資料寫入液晶電容，此時(shí)，TFT元件成低阻抗(RON)，當(dāng)OFF時(shí)TFT元件成高阻抗(ROFF)，可防止信號(hào)線資料的洩漏。3.一般RON與ROFF電阻比至少約為105以上。掃描線信號(hào)線RONROFF液晶保持電容GDS331.上圖為TFT一個(gè)畫素的等效電路圖，掃描線連接同一列掃描認(rèn)識(shí)TFTGDSDSG1.TFT為一三端子元件。2.在LCD的應(yīng)用上可將其視為一開關(guān)。3.為何要採InvertedStaggered之結(jié)構(gòu)？DSG34認(rèn)識(shí)TFTGDSDSG1.TFT為一三端子元件。DSG8TFT元件的運(yùn)作原理(1)Vgs>Vth：訊號(hào)讀取DSGGDSCLCcomGDSVGS>VthVSDDSGTFT元件在閘極(G)給予適當(dāng)電壓(VGS>起始電壓Vth,註),使通道(a-Si)感應(yīng)出載子(電子)而使得源極(S)汲極(D)導(dǎo)通?！驹]】：Vth為感應(yīng)出載子所需最小電壓。35TFT元件的運(yùn)作原理(1)Vgs>Vth：訊號(hào)讀取DSGGDTFT元件的運(yùn)作原理(2)Vgs<Vth：訊號(hào)保持DSGGDSCLCcomVSDGGDSVGS〈VthDS1.TFT元件在閘極(G)給予適當(dāng)電壓。當(dāng)VGS小於起始電壓時(shí)沒有感應(yīng)出載子則通道成斷路。2.故TFT元件可看成開關(guān),當(dāng)VGS>Vth則ON,當(dāng)VGS<Vth則OFF。36TFT元件的運(yùn)作原理(2)Vgs<Vth：訊號(hào)保持DSGGDTFT元件的運(yùn)作原理DSGVDSIdsVgs〈VthVgs=Vth+2Vgs=Vth+4Vgs=Vth+6Vgs=Vth+8線性區(qū)飽和區(qū)Vgd<Vth一Vgs<Vth：感應(yīng)通道未形成 Ids=0二Vgs&Vgd>Vth：形成感應(yīng)通道 Ids=1/2unCox(W/L)[(Vgs-Vth)Vds-Vds2]三Vgs>Vth&Vgd<Vth：進(jìn)入夾止區(qū)(在Drain側(cè)通道消失) Ids=1/2unCox(W/L)(Vgs-Vth)2影響Ids之重要參數(shù)1.Vth2.un：Mobility3.Cox：Gate到Channel的電容4.W/L37TFT元件的運(yùn)作原理DSGVDSIdsVgs〈VthVgs=Vg(V)LogId01020-10-201.0x10-111.0x10-101.0x10-91.0x10-81.0x10-71.0x10-61.0x10-5TFT之VgV.S.LogId圖註：此圖為一特定之Vds下所量得38Vg(V)LogId01020-10-201.0x10-1VCVCOMT1△v△v第一圖場第二圖場一圖框T2VGVIDVP(a)驅(qū)動(dòng)波形圖△v1.VG為掃描線電壓，VID為信號(hào)線電壓，分別加在TFT的閘極，源極。2.在T1時(shí)域(水平選擇期間)TFTON，畫素電極電位VP會(huì)被充電至信號(hào)電位VID。在T2時(shí)域(非選擇期間)TFTOFF，在OFF的瞬間，VP會(huì)下降△V，此△V的大小與TFT元件的閘極與汲極間的寄生電容CGD有關(guān)，因此在設(shè)計(jì)與製程元件時(shí)盡量避免寄生電容的產(chǎn)生。39VCVCOMT1△v△v第一圖場第二圖場一圖框T2VGVID(b)電路圖VGVPCGDCGSCSTCLCVCOMVID1.△V的大小關(guān)係如下:CGD:閘極與汲極間電容CLC:液晶電容CST:保持電路2.此下降電壓△V與影像信號(hào)的極性無關(guān)，永遠(yuǎn)比畫素電位VP下降此一電壓值。因此，只要將彩色濾光片的共用電極電位VCOM設(shè)定成相對(duì)於信號(hào)線的中心電壓VC低一偏移值△V，便可以使加在畫素電極上的電壓成為正負(fù)對(duì)稱的波形，使直流位準(zhǔn)的電壓降誤差到最小值。40(b)電路圖VGVPCGDCGSCSTCLCVCOMVID儲(chǔ)存電容VgVSV目的：降低TFT關(guān)閉時(shí)，因Cgs所引起的畫素電壓變化(VoltageOffset)。畫素電壓Source線GDSGate線CstCLCComVgVsCgs儲(chǔ)存電容(Cs)BB’AA’41儲(chǔ)存電容VgVSV目的：降低TFT關(guān)閉時(shí)，因Cgs所引起的1.臨界電壓：Vth2.電子遷移率(Mobility)：un Vp=unE3.Ion/Ioff4.開口率(ApertureRatio) (1)TFT；(2)Gate&Source線；(3)Cst；(4)上下基板對(duì)位誤差；(5)DisclinationofLC5.因Cgs產(chǎn)生之DCVoltageOffset6.訊號(hào)傳輸時(shí)的時(shí)間延遲(TimeDelay)及失真(Distortion)TFT-LCD關(guān)於Array之重要參數(shù)421.臨界電壓：VthTFT-LCD關(guān)於Array之重要參數(shù)GateDriverSourceDriverArray面板訊號(hào)傳輸說明43GateDriverSourceDriverArray面ARRAY製程及設(shè)備44ARRAY製程及設(shè)備18TFTArray組成材料MASK1-GE Gate電極 Cr

MASK5-PE 畫素電極 ITOMASK3-SD Source/Drain電極 CrMASK2-SE 通道與電極之接觸介面 (n+)a-Si：H

MASK2-SE Channel(通道) (i)a-Si：H

MASK2-SE GI層(Gate絕緣層) SiNxMASK4-CH Contacthole SiNx

45TFTArray組成材料MASK1-GE Gate電極Mask1：GE(Gate電極形成)AA’1.受入洗淨(jìng) 芝蒲2.濺鍍Cr(4000A) ULVAC3.成膜前洗淨(jìng) 島田理化/芝蒲4.光阻塗佈/曝光/顯影 TEL/DNS/Nikon5.顯影檢查/光阻寸檢 V-tech6.硬烤

田葉井7.CrTaper蝕刻(WET) DNS8.光阻去除 島田理化10製程完成檢查

ORBOTEC/OLYMPUSAA’46Mask1：GE(Gate電極形成)AA’1.受入洗淨(jìng)Mask2：SE(島狀半導(dǎo)體形成)AA’1.成膜前洗淨(jìng) 島田理化/芝蒲2.成膜SiNx

Balzers/AKT3.成膜前洗淨(jìng) 芝蒲4.成膜SiNx/a-Si/n+Si Balzers/AKT5.光阻塗佈/曝光/顯影 TEL/Nikon6.顯影檢查/光阻寸檢 V-tech7.蝕刻(DRY) TEL/PSC8.光阻去除 島田理化9.製程完成檢查

ORBOTEC/OLYMPUSAA’47Mask2：SE(島狀半導(dǎo)體形成)AA’1.成膜前洗淨(jìng)Mask3：SD(Source及Drain電極形成)AA’1.成膜前洗淨(jìng) 島田理化/芝蒲2.成膜Cr ULVAC3.光阻塗佈/曝光/顯影TEL/DNS/Nikon4.顯影檢查/光阻寸檢 V-tech5.硬烤 田葉井6.蝕刻Cr(WET) DNS7.蝕刻n+Si(DRY) TEL/PSC8.光阻去除 島田理化9.製程完成檢查

ORBOTEC/OLYMPUSAA’48Mask3：SD(Source及Drain電極形成)AAMask4：CH(ContactHole形成)1.成膜前洗島田理化/芝蒲2.成膜S