5.5總線時序時序（Timing）描述各信號隨時間的變化及相互間的因果關(guān)系?？偩€時序描述CPU引腳如何實現(xiàn)總線操作CPU時序決定系統(tǒng)各部件間的同步和定時什么是總線操作？15.5總線時序時序（Timing）描述各信號隨時間的變化5.5.1基本的總線操作總線操作是指CPU通過總線對外進行的各種操作8086的總線操作主要有：存儲器及I/O的讀操作存儲器及I/O的寫操作中斷響應(yīng)操作總線請求及響應(yīng)操作總線空閑——指CPU正進行內(nèi)部操作、不進行對外操作的總線空閑狀態(tài)Ti什么是總線周期？25.5.1基本的總線操作總線操作是指CPU通過總線對外進8086的總線時序（續(xù)）任何指令的取指都會產(chǎn)生存儲器讀總線周期，讀取的內(nèi)容是指令代碼任何一條以存儲單元為源操作數(shù)的指令都將引起存儲器讀總線周期，任何一條以存儲單元為目的操作數(shù)的指令都將引起存儲器寫總線周期執(zhí)行IN指令產(chǎn)生I/O讀總線周期，執(zhí)行OUT指令產(chǎn)生I/O寫總線周期CPU響應(yīng)可屏蔽中斷時產(chǎn)生中斷響應(yīng)總線周期

指令add[bx],ax將產(chǎn)生那些總線周期？如何實現(xiàn)同步？38086的總線時序（續(xù)）任何指令的取指都會產(chǎn)生存儲器讀總線周8088的總線時序（續(xù)）總線操作中的時序同步CPU總線周期采用同步時序：各部件都以系統(tǒng)時鐘信號為基準當(dāng)相互不能配合時，快速部件（CPU）插入等待狀態(tài)等待慢速部件（I/O和存儲器）CPU與外設(shè)接口常采用異步時序，它們通過應(yīng)答聯(lián)絡(luò)信號實現(xiàn)同步操作48088的總線時序（續(xù)）總線操作中的時序同步4最小組態(tài)的總線時序本節(jié)展開微處理器最基本的4種總線周期存儲器讀總線周期存儲器寫總線周期I/O讀總線周期I/O寫總線周期5最小組態(tài)的總線時序本節(jié)展開微處理器最基本的4種總線周期5存儲器寫總線周期P194T4T3T2T1ALECLKA19/S6～A16/S3

AD15～AD0A7～A0輸出數(shù)據(jù)A19～A16S6～S3READY（高電平）M/IOWR6存儲器寫總線周期P194T4T3T2T1ALECLKA1存儲器寫總線周期T1狀態(tài)——輸出20位存儲器地址A19～A0，

IO/-M輸出低電平，表示存儲器操作；ALE輸出正脈沖，表示復(fù)用總線輸出地址T2狀態(tài)——輸出控制信號-WR和數(shù)據(jù)D7～D0T3和Tw狀態(tài)——檢測數(shù)據(jù)傳送是否能夠完成T4狀態(tài)——完成數(shù)據(jù)傳送7存儲器寫總線周期T1狀態(tài)——輸出20位存儲器地址A19～A8088I/O寫總線周期T4T3T2T1ALECLKA19/S6～A16/S3A15～A8AD7～AD0A15～A8A7～A0輸出數(shù)據(jù)0000S6～S3READY（高電平）IO/MWR88088I/O寫總線周期T4T3T2T1ALECLKA18088I/O寫總線周期T1狀態(tài)——輸出16位I/O地址A15～A0，IO/-M輸出高電平，表示I/O操作；ALE輸出正脈沖，表示復(fù)用總線輸出地址T2狀態(tài)——輸出控制信號-WR和數(shù)據(jù)D7～D0T3和Tw狀態(tài)——檢測數(shù)據(jù)傳送是否能夠完成T4狀態(tài)——完成數(shù)據(jù)傳送98088I/O寫總線周期T1狀態(tài)——輸出16位I/O地址8088存儲器讀總線周期T4T3T2T1ALECLKA19/S6～A16/S3A15～A8AD7～AD0A15～A8A7～A0輸入數(shù)據(jù)A19～A16S6～S3READY（高電平）IO/MRD演示108088存儲器讀總線周期T4T3T2T1ALECLKA198088存儲器讀總線周期T1狀態(tài)——輸出20位存儲器地址A19～A0，

IO/-M輸出低電平，表示存儲器操作；ALE輸出正脈沖，表示復(fù)用總線輸出地址T2狀態(tài)——輸出控制信號-RDT3和Tw狀態(tài)——檢測數(shù)據(jù)傳送是否能夠完成T4狀態(tài)——前沿讀取數(shù)據(jù)，完成數(shù)據(jù)傳送118088存儲器讀總線周期T1狀態(tài)——輸出20位存儲器地址A8088I/O讀總線周期T4T3T2T1ALECLKA19/S6～A16/S3A15～A8AD7～AD0A15～A8A7～A0輸入數(shù)據(jù)S6～S3READY（高電平）IO/MRD0000128088I/O讀總線周期T4T3T2T1ALECLKA198088I/O讀總線周期T1狀態(tài)——輸出16位I/O地址A15～A0，IO/-M輸出高電平，表示I/O操作；ALE輸出正脈沖，表示復(fù)用總線輸出地址T2狀態(tài)——輸出控制信號-RDT3和Tw狀態(tài)——檢測數(shù)據(jù)傳送是否能夠完成T4狀態(tài)——前沿讀取數(shù)據(jù)，完成數(shù)據(jù)傳送138088I/O讀總線周期T1狀態(tài)——輸出16位I/O地址A插入等待狀態(tài)Tw同步時序通過插入等待狀態(tài)，來使速度差別較大的兩個部件保持同步在讀寫總線周期中，判斷是否插入Tw1. 在T3的前沿檢測READY引腳是否有效2. 如果READY無效，在T3和

T4之間插入一個等效于T3的Tw，并在Tw前沿繼續(xù)檢測READY引腳是否有效3. 如果READY有效，執(zhí)行完該T狀態(tài)，進入T4狀態(tài)演示14插入等待狀態(tài)Tw同步時序通過插入等待狀態(tài)，來使速度差別較大的

最大組態(tài)下的8088時序111110T4T3T2T1A15～A8A19～A16S6～S3由8288產(chǎn)生ALES2～S0CLKA19/S6～A16/S3A15～A8DEN寫命令A(yù)D7～AD0A7～A0輸出數(shù)據(jù)DT/RAMWTCMWTC15最大組態(tài)下的8088時序111110T4T3T2T1A1最大組態(tài)下的讀總線時序111101A15～A8A19～A16S6～S3ALES2～S0CLKA19/S6～A16/S3A15～A8DEN由8288產(chǎn)生輸入數(shù)據(jù)A7～A0AD7～AD0T4T3T2T1DT/RMRDC16最大組態(tài)下的讀總線時序111101A15～A8A19～A165.68086/8088的多處理器系統(tǒng)

除主處理器外，附加若干個特定功能的處理器（如數(shù)值處理器）組成多處理器系統(tǒng)。需進行總線的爭用及相互通信。最大模式用來實現(xiàn)多處理器系統(tǒng)。P196圖5.11175.68086/8088的多處理器系統(tǒng)除主處理器外，附加5.7IBMPC系統(tǒng)組成原理5.7.1IBMPC系統(tǒng)的硬件結(jié)構(gòu)1.支持IBMPC工作的核心部件2.IBMPC的系統(tǒng)板3.其他芯片4.擴充槽與擴充板5.其他零星硬件5.7.2IBMPC主機板結(jié)構(gòu)1.CPU電路2.存儲器電路3.I/O結(jié)構(gòu)電路及總線擴展槽185.7IBMPC系統(tǒng)組成原理5.7.1IBM5.7.3IBMPC/XT機的內(nèi)存分配1.RAM2.ROM3.保留區(qū)5.7.4IBMPC/XT機的I/O接口電路5.7.5PC總線195.7.3IBMPC/XT機的內(nèi)存分配1.RAM1第4章教學(xué)要求了解8088的兩種組態(tài)形式；掌握最小組態(tài)下的引腳定義、總線形成和總線時序；了解最大組態(tài)下的引腳定義、總線形成和總線時序；20第4章教學(xué)要求了解8088的兩種組態(tài)形式；20討論：什么是分時復(fù)用？分時復(fù)用就是一個引腳在不同的時刻具有兩個甚至多個作用最常見的總線復(fù)用是數(shù)據(jù)和地址引腳復(fù)用

總線復(fù)用的目的是為了減少對外引腳個數(shù)8088/8086CPU的數(shù)據(jù)地址線采用了總線復(fù)用方法21討論：什么是分時復(fù)用？分時復(fù)用就是一個引腳在不同的時刻具有兩各種周期的動態(tài)演示22各種周期的動態(tài)演示22存儲器讀[20002H]＝35H23存儲器讀[20002H]＝35H23等待狀態(tài)T1T2T3TwTwTwT4CLKREADY動態(tài)前沿檢測前沿檢測24等待狀態(tài)T1T2T3TwTwTw等待狀態(tài)Tw的插入25等待狀態(tài)Tw的插入255.5總線時序時序（Timing）描述各信號隨時間的變化及相互間的因果關(guān)系?？偩€時序描述CPU引腳如何實現(xiàn)總線操作CPU時序決定系統(tǒng)各部件間的同步和定時什么是總線操作？265.5總線時序時序（Timing）描述各信號隨時間的變化5.5.1基本的總線操作總線操作是指CPU通過總線對外進行的各種操作8086的總線操作主要有：存儲器及I/O的讀操作存儲器及I/O的寫操作中斷響應(yīng)操作總線請求及響應(yīng)操作總線空閑——指CPU正進行內(nèi)部操作、不進行對外操作的總線空閑狀態(tài)Ti什么是總線周期？275.5.1基本的總線操作總線操作是指CPU通過總線對外進8086的總線時序（續(xù)）任何指令的取指都會產(chǎn)生存儲器讀總線周期，讀取的內(nèi)容是指令代碼任何一條以存儲單元為源操作數(shù)的指令都將引起存儲器讀總線周期，任何一條以存儲單元為目的操作數(shù)的指令都將引起存儲器寫總線周期執(zhí)行IN指令產(chǎn)生I/O讀總線周期，執(zhí)行OUT指令產(chǎn)生I/O寫總線周期CPU響應(yīng)可屏蔽中斷時產(chǎn)生中斷響應(yīng)總線周期

指令add[bx],ax將產(chǎn)生那些總線周期？如何實現(xiàn)同步？288086的總線時序（續(xù)）任何指令的取指都會產(chǎn)生存儲器讀總線周8088的總線時序（續(xù)）總線操作中的時序同步CPU總線周期采用同步時序：各部件都以系統(tǒng)時鐘信號為基準當(dāng)相互不能配合時，快速部件（CPU）插入等待狀態(tài)等待慢速部件（I/O和存儲器）CPU與外設(shè)接口常采用異步時序，它們通過應(yīng)答聯(lián)絡(luò)信號實現(xiàn)同步操作298088的總線時序（續(xù)）總線操作中的時序同步4最小組態(tài)的總線時序本節(jié)展開微處理器最基本的4種總線周期存儲器讀總線周期存儲器寫總線周期I/O讀總線周期I/O寫總線周期30最小組態(tài)的總線時序本節(jié)展開微處理器最基本的4種總線周期5存儲器寫總線周期P194T4T3T2T1ALECLKA19/S6～A16/S3

AD15～AD0A7～A0輸出數(shù)據(jù)A19～A16S6～S3READY（高電平）M/IOWR31存儲器寫總線周期P194T4T3T2T1ALECLKA1存儲器寫總線周期T1狀態(tài)——輸出20位存儲器地址A19～A0，

IO/-M輸出低電平，表示存儲器操作；ALE輸出正脈沖，表示復(fù)用總線輸出地址T2狀態(tài)——輸出控制信號-WR和數(shù)據(jù)D7～D0T3和Tw狀態(tài)——檢測數(shù)據(jù)傳送是否能夠完成T4狀態(tài)——完成數(shù)據(jù)傳送32存儲器寫總線周期T1狀態(tài)——輸出20位存儲器地址A19～A8088I/O寫總線周期T4T3T2T1ALECLKA19/S6～A16/S3A15～A8AD7～AD0A15～A8A7～A0輸出數(shù)據(jù)0000S6～S3READY（高電平）IO/MWR338088I/O寫總線周期T4T3T2T1ALECLKA18088I/O寫總線周期T1狀態(tài)——輸出16位I/O地址A15～A0，IO/-M輸出高電平，表示I/O操作；ALE輸出正脈沖，表示復(fù)用總線輸出地址T2狀態(tài)——輸出控制信號-WR和數(shù)據(jù)D7～D0T3和Tw狀態(tài)——檢測數(shù)據(jù)傳送是否能夠完成T4狀態(tài)——完成數(shù)據(jù)傳送348088I/O寫總線周期T1狀態(tài)——輸出16位I/O地址8088存儲器讀總線周期T4T3T2T1ALECLKA19/S6～A16/S3A15～A8AD7～AD0A15～A8A7～A0輸入數(shù)據(jù)A19～A16S6～S3READY（高電平）IO/MRD演示358088存儲器讀總線周期T4T3T2T1ALECLKA198088存儲器讀總線周期T1狀態(tài)——輸出20位存儲器地址A19～A0，

IO/-M輸出低電平，表示存儲器操作；ALE輸出正脈沖，表示復(fù)用總線輸出地址T2狀態(tài)——輸出控制信號-RDT3和Tw狀態(tài)——檢測數(shù)據(jù)傳送是否能夠完成T4狀態(tài)——前沿讀取數(shù)據(jù)，完成數(shù)據(jù)傳送368088存儲器讀總線周期T1狀態(tài)——輸出20位存儲器地址A8088I/O讀總線周期T4T3T2T1ALECLKA19/S6～A16/S3A15～A8AD7～AD0A15～A8A7～A0輸入數(shù)據(jù)S6～S3READY（高電平）IO/MRD0000378088I/O讀總線周期T4T3T2T1ALECLKA198088I/O讀總線周期T1狀態(tài)——輸出16位I/O地址A15～A0，IO/-M輸出高電平，表示I/O操作；ALE輸出正脈沖，表示復(fù)用總線輸出地址T2狀態(tài)——輸出控制信號-RDT3和Tw狀態(tài)——檢測數(shù)據(jù)傳送是否能夠完成T4狀態(tài)——前沿讀取數(shù)據(jù)，完成數(shù)據(jù)傳送388088I/O讀總線周期T1狀態(tài)——輸出16位I/O地址A插入等待狀態(tài)Tw同步時序通過插入等待狀態(tài)，來使速度差別較大的兩個部件保持同步在讀寫總線周期中，判斷是否插入Tw1. 在T3的前沿檢測READY引腳是否有效2. 如果READY無效，在T3和

T4之間插入一個等效于T3的Tw，并在Tw前沿繼續(xù)檢測READY引腳是否有效3. 如果READY有效，執(zhí)行完該T狀態(tài)，進入T4狀態(tài)演示39插入等待狀態(tài)Tw同步時序通過插入等待狀態(tài)，來使速度差別較大的

最大組態(tài)下的8088時序111110T4T3T2T1A15～A8A19～A16S6～S3由8288產(chǎn)生ALES2～S0CLKA19/S6～A16/S3A15～A8DEN寫命令A(yù)D7～AD0A7～A0輸出數(shù)據(jù)DT/RAMWTCMWTC40最大組態(tài)下的8088時序111110T4T3T2T1A1最大組態(tài)下的讀總線時序111101A15～A8A19～A16S6～S3ALES2～S0CLKA19/S6～A16/S3A15～A8DEN由8288產(chǎn)生輸入數(shù)據(jù)A7～A0AD7～AD0T4T3T2T1DT/RMRDC41最大組態(tài)下的讀總線時序111101A15～A8A19～A165.68086/8088的多處理器系統(tǒng)

除主處理器外，附加若干個特定功能的處理器（如數(shù)值處理器）組成多處理器系統(tǒng)。需進行總線的爭用及相互通信。最大模式用來實現(xiàn)多處理器系統(tǒng)。P196圖5.11425.68086/8088的多處理器