基于FPGA的電路設(shè)計主要內(nèi)容FPGA的開發(fā)流程設(shè)計輸入仿真綜合布線布局燒寫開發(fā)實(shí)例編碼器輸出信號濾波編碼器輸出信號辨向、計數(shù)計數(shù)結(jié)果的數(shù)碼管掃描顯示什么是FPGA/CPLD?PLDProgrammableLogicDevice可編程邏輯器件CPLD/FPGAComplexProgrammableLogicDevice復(fù)雜可編程邏輯器件FieldProgrammableGateArray現(xiàn)場可編程門陣列什么是FPGA/CPLD？FPGA的內(nèi)部結(jié)構(gòu)籃色：邏輯陣列塊紅色：連線資源

黃色：輸入輸出控制塊單片機(jī)與FPGA有何區(qū)別？在功能上，單片機(jī)與FPGA有很強(qiáng)的互補(bǔ)性單片機(jī)是程序流程控制。具有性能價格比高、功能靈活、易于人機(jī)對話以及良好的數(shù)據(jù)處理等特點(diǎn)FPGA是時序邏輯控制。FPGA具有高速、高可靠性以及開發(fā)便捷、規(guī)范等優(yōu)點(diǎn)。對于復(fù)雜的設(shè)計任務(wù)，需將FPGA與單片機(jī)有機(jī)地結(jié)合在一起單片機(jī)負(fù)責(zé)鍵控、顯示、計算、通信、簡單控制和系統(tǒng)協(xié)調(diào)。FPGA負(fù)責(zé)高速、高精度和高穩(wěn)定性等指標(biāo)的實(shí)現(xiàn)。也就是說，由單片機(jī)負(fù)責(zé)功能上的設(shè)計，F(xiàn)PGA負(fù)責(zé)指標(biāo)上的設(shè)計。

VHDL是什么？VHISC（VeryHighSpeedIntegratedCircuit）HardwareDescriptionLanguageVHDL:甚高速集成電路硬件描述語言FPGA開發(fā)環(huán)境介紹ACTEL公司LiberoIDEALTERA公司Max+plusIIQuartusIIXILINX公司XilinxISELATTICE公司ispLEVER什么叫叫綜合合？綜合是是軟件件描述述與硬硬件實(shí)實(shí)現(xiàn)的的一座座橋梁梁。綜合的的功能能：根根據(jù)設(shè)設(shè)計者者在EDA平臺上上完成成的針針對某某個系系統(tǒng)項(xiàng)項(xiàng)目而而采用用的文本程程序(VHDL)或原理圖圖，針對對給定定的硬硬件結(jié)結(jié)構(gòu)，，進(jìn)行行編譯譯、優(yōu)優(yōu)化、、轉(zhuǎn)換換和綜綜合，，最終終獲得得電路描描述文文件。綜合的的過程程：將將電路路的高級語語言描描述轉(zhuǎn)換成成低級的，可可與FPGA/CPLD基本結(jié)結(jié)構(gòu)相相映射射的網(wǎng)表文文件。濾波實(shí)際輸輸出波波形分分析：：實(shí)際輸輸出脈脈沖波波形所所帶的的毛刺刺實(shí)際際是一一些相相對于于正常常脈沖沖周期期來說說很窄窄的跳跳變，，這些些跳變變的電電平狀狀態(tài)的的持續(xù)續(xù)時間間很短短。濾波原原理對任意意輸入入的帶帶毛刺刺信號號，先先檢測測該信信號的的跳變變沿，，然后后用一一高頻頻時鐘鐘信號號對它它將要要保持持的電電平狀狀態(tài)進(jìn)進(jìn)行計計數(shù)。。另外外要設(shè)設(shè)定一一個毛毛刺的的最大大電平平寬度度，如如認(rèn)為為寬度度小于于1μs的信號號為毛毛刺，，如果果用8MHZ的時鐘鐘信號號計數(shù)數(shù)8次，信信號狀狀態(tài)不不改變變，就就認(rèn)為為它是是有用用信號號，并并將它它鎖存存；否否則為為毛刺刺去掉掉。濾波的的具體體實(shí)現(xiàn)現(xiàn)AFZBFZABOCCLKCLRQFGAINOUTZCFFCFXZQQGNJSQbcclrclkZ圖3VH