第7章存儲器系統(tǒng)

7.1存儲器概述

7.2半導體存儲器7.3微型計算機中存儲器的系統(tǒng)結構7.4高速緩沖存儲器（CacheMemory）技術

7.1存儲器概述

7.1.1

存儲器的分類1．存儲器基本概念2．內(nèi)存和外存:在微機系統(tǒng)中，從存儲器所處的位置來看，存儲器分為兩大類：

◆內(nèi)部存儲器，也稱為主存儲器，簡稱為內(nèi)存或主存，它由半導體材料制作而成；

◆外部存儲器，簡稱為外存或輔存。3．半導體存儲器分類

②從存儲器原理分：靜態(tài)存儲器（StaticRAM，簡稱SRAM）和動態(tài)存儲器（DynamicRAM，簡稱為DRAM）；③從數(shù)據(jù)傳輸?shù)膶挾壬戏郑翰⑿蠭/O的存儲器和串行I/O的存儲器；④從存取方式分：隨機存取存儲器RAM（RandomAccessMemory），也稱讀寫存儲器，只讀存儲器ROM（ReadOnlyMemory）以及閃爍存儲器（FlashMemory）。①從半導體器件工藝結構分：雙極型（Bipolar）和金屬氧化物（MOS）型存儲器；CPU在執(zhí)行程序的過程中，根據(jù)程序的安排，CPU可以對每個存儲單元的內(nèi)容既可隨時讀出，也可以隨時寫入，所以稱之為隨機存取存儲器，也可以稱之為讀/寫存儲器；它主要被用來存取各種程序、原始數(shù)據(jù)以及運算結果，還用來作為輸入輸出緩沖存儲器。

（1）RAM

（1）RAM

RAM按其工藝結構分為雙極型與金屬氧化物RAM兩類。②MOS型RAM

①雙極型RAM按照存儲器原理來分，在微機中有SRAM和DRAM，另外還有組合RAM（IntergratedRAM，簡稱IRAM）以及非易失性RAM（NVRAM），共四種。SRAM（靜態(tài)RAM）是一種易失性RAM，易于用電池作后備電源，構成非易失性存儲器。集成度高于雙極型但低于DRAM，常用于只需少量RAM的智能儀器儀表中，不需要刷新操作。

DRAM（動態(tài)RAM）基本存儲單元電路依靠MOS管柵源之間的分布電容暫時存儲電荷的原理來記憶二進制信息，故電路簡單，集成度非常高。功耗低于SRAM，存取速度高于SRAM，成本低。（2）ROM

CPU對只讀存儲器ROM一般只能讀出，不能寫入，只有在專門的編程裝置上寫入存儲的內(nèi)容，當電源掉電后，所存儲的信息不改變，所以是非易失性存儲器。ROM主要分為如下四種：掩膜式ROM

可編程只讀存儲器PROM（ProgrammbleROM）紫外線擦除的可編程只讀存儲器EPROM（ErsablePROM）電擦除可編程只讀存儲器EEPROM（ElectricallyEPROM）（3）閃存

閃存是一種高密度非易失性的讀/寫存儲器。7.1.2

半導體存儲器的主要性能指標

1．存儲容量：在微型機中存儲器以字節(jié)為單元，每個單元包含8位二進制數(shù)，微機存儲器的容量是指存儲器所能容納的最大字節(jié)數(shù)。2．存取周期：存取周期是指存儲器從接收到地址，到實現(xiàn)一次完整的讀出所經(jīng)歷的時間，通常取寫操作周期與讀操作周期相等，故稱為存取時間。

3．易失性：所謂易失性是指存儲器的供電電源斷開后，存儲器中的內(nèi)容是否丟失。4．可靠性：存儲器工作的可靠性是指它抗干擾，正確完成讀/寫數(shù)據(jù)的性能。

7.2半導體存儲器

7.2.1

存儲器中地址譯碼的兩種方式

1．存儲器芯片邏輯圖

一般存儲器芯片（如SRAM芯片）外部邏輯圖如圖7-2所示。

圖7-2存儲器芯片邏輯圖

存儲器芯片數(shù)據(jù)線D7～D0片選信號線CS地址線A10～A0讀信號RD寫信號WR①地址線A10～A0共計11根，容量等于:２11×8=2KB；②數(shù)據(jù)線D7～D0共8位，雙向傳輸，可由CPU寫數(shù)據(jù)到存儲器，也可由CPU從存儲器芯片中讀出數(shù)據(jù)；③片選信號，一般用低電平選中存儲器芯片。當CPU選中某一存儲器芯片時，有兩種訪問操作，寫存儲器操作和讀存儲器操作，因此，芯片引腳上一般具有寫允許信號與讀允許信號。操作1╳╳無操作in-effective001RAM→CPU操作010CPU→RAM操作000非法011無操作表7-1RAM存儲器芯片的工作方式2．存儲器芯片的存儲矩陣與地址譯碼的兩種方式

（1）單譯碼方式

圖7-3單譯碼結構圖

地址譯碼電路I/O控制與輸出緩沖放大器A10A9A8…A011位W2047W2046W2045…W1W0基本存儲電路外部數(shù)據(jù)線D7～D0D7D6D5D4D3D2D1D0●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●●（2）雙譯碼方式

雙譯碼結構存儲器示意圖如圖7-4所示：圖7-4雙譯碼結構存儲器示意圖

X方譯碼器Y方向譯碼器A10A9A8A7A6A5A4A3A2A1A0Y31…Y0D7D6D5…D0

D7

～D0

X63X62...X0基本存儲電路…●

●●●●●●●

●

●●●●●●●

●

●●●●●●●

D7D6D5…D0

3．存儲器芯片的I/O控制邏輯：

存儲器芯片的I/O控制邏輯如圖7-5所示：圖7-5I/O控制邏輯

﹠1﹠2存儲陣列I/O緩沖電路CSWRRD外部數(shù)據(jù)線

內(nèi)部輸出數(shù)據(jù)線

內(nèi)部輸入數(shù)據(jù)線

“1”打開輸出三態(tài)門7.2.2

靜態(tài)隨機存取存儲器SRAM以Intel6264為例介紹Intel6264的引腳圖和內(nèi)部結構框圖分別如圖7-6和圖7-7所示。它主要由512×128（16×8）存儲陣列、行譯碼器、列譯碼器以及數(shù)據(jù)輸入/輸出控制電路等組成。SRAM芯片6264◆存儲容量為8K×8位◆28個引腳：13根地址線A12～A08根數(shù)據(jù)線D7～D0片選CE,讀寫WE、OE。+5VWENCA8A9A11OEA10CED7D6D5D4D3NCA12A7A6A5A4A3A2A1A0D0D1D2GND12345678910111213142827262524232221201918171615圖7-6Intel6264引腳圖圖7-7Intel6264內(nèi)部結構Intel6264的工作方式如表7-2所示。表7-2Intel6264的工作方式

方式操作000非法不允許與同時為低電平010讀出從RAM中讀出數(shù)據(jù)001寫入將數(shù)據(jù)寫入RAM中011選中6264內(nèi)部I/O三態(tài)門均處于高阻1××未選中6264內(nèi)部I/O三態(tài)門均處于高阻7.2.3

只讀存儲器ROM1．掩膜式只讀存儲器ROM2．可編程只讀存儲器PROM（1）EPROM基本存儲電路

以往的EPROM基本存儲電路采用的是浮置柵MOS管結構，

當前可編程ROM器件的主流產(chǎn)品采用的是雙層柵(二層poly)結構，包括EPROM、E2PROM以及FlashMemory等，其存儲單元的工作原理有相近之處。

3．紫外線擦除可編程只讀存儲器EPROM（a）圖是浮柵雪崩注入型MOS管存儲單元的結構圖，它與NMOS管結構相似，它是在P型半導體基片上生長出兩個高濃度的N型區(qū)，通過歐姆接觸分別引出漏極D和源極S。在漏源之間的SiO2絕緣層中，包圍了兩個多晶硅材料，構成G1柵和G2柵，G1柵沒有引出線，稱為浮置柵，G2柵有引出線，稱為控制柵，其邏輯符號如（b）圖。（a）MOS管的結構圖（b）邏輯符號AN+N+sio2P襯底G2（多晶硅）G1（多晶硅）G2SDDG1G2SA寫入過程如（c）圖所示：◆在漏極加編程脈沖電壓，電子從源極流向漏極，編程脈沖電壓的作用使得電子的拉力加強，能量使電子的溫度極度上升，變?yōu)闊犭娮??！暨@種電子幾乎不受原子的振動作用引起散射，但在控制柵G2施加編程脈沖電壓時，產(chǎn)生雪崩現(xiàn)象，熱電子使能躍過SiO2的勢壘，注入到浮柵中，浮柵中積累負電荷?！艟幊探Y束后，在漏源之間感應出的是正電荷溝道，使漏源之間更加不容易接通。（c）寫入過程圖N+N++漏極P襯底熱電子源極（接地）控制柵（正電壓）漏極（編程脈沖電壓）+++◆如果浮柵中已有電子注入，則MOS管的閾值電壓變得很高，即使G2柵加讀出電壓（低于編程脈沖電壓），控制柵上的正電壓不足以克服浮柵上的負電量，該管仍然不能導通，溝道處于關閉狀態(tài)?！舢敻胖袥]有電子注入時，在控制柵G2加讀出電壓時，浮柵中的電子跑到其上層，下層出現(xiàn)空穴，由于感應，便會吸引電子，在漏源之間形成導電的反型層（電子溝道），可以導通，即控制柵G2上的正電壓足以開啟晶體管。（d）圖是讀出示意圖，行選擇為高電平，T2導通，G2控制柵加的讀出電壓是+3V，比編程脈沖電壓低，若G1柵積累了電子，T1管不導通，輸出邏輯1。否則，T1管導通，輸出邏輯0。（d）讀出示意圖行選線（高電平有效）位線VDDT3+3VT1T2G2G1SD（2）EPROM芯片舉例①Intel2764內(nèi)部有256×256存儲陣列，采用雙譯碼方式，用于尋址8KB存儲單元，并有輸出緩沖器。②具有28腳雙列直插式封裝，其中A12～A0是地址線，O7～O0是8根地址線。VCC是電源電壓（+5V），稱工作電壓。③VPP是編程電壓，在編程時接12～25V電壓，一定要根據(jù)2764芯片上實際標注的電壓值外加編程電壓VPP。是編程控制端。

EPROM芯片2764◆存儲容量為8K×8◆28個引腳：13根地址線A12～A08根數(shù)據(jù)線O7～O0片選CE編程PGM讀寫OE編程電壓VPPVppA12A7A6A5A4A3A2A1A0O0O1O2GNDVccPGMNCA8A9A11OEA10CEO7O6O5O4O312345678910111213142827262524232221201918171615圖7-11EPROM2764的引腳與內(nèi)部結構(a)引腳圖

256×256存儲舉陣Y門輸出緩沖X譯碼Y譯碼輸出允許編程邏輯…............O7…O0OEPGMCEA0A7A8A12（2）EPROM芯片舉例

圖7-11EPROM2764的引腳與內(nèi)部結構(b)內(nèi)部結構圖

4．電擦除只讀存儲器EEPROM

（1）E2PROM基本存儲電路

E2PROM與EPROM的結構相類似，其主要區(qū)別是在G1柵和漏極D之間有一小面積的氧化層，其厚度極薄，可以降低勢壘，產(chǎn)生隧道效應。N+N++漏極（接地）P襯底熱電子源極（接地）控制柵G2（加編程脈沖正電壓）漏極+++G1G2圖7-12

（a）寫“1”過程

（1）E2PROM基本存儲電路圖7-12（a）是E2PROM的寫“1”過程，它是利用隧道效應來實現(xiàn)的，使得能量小于能量勢壘的電子能夠穿越勢壘到達另一邊。寫入“1”時，只需在控制柵上施加高于閾值電壓的編程脈沖，以減少電場作用，吸引電子穿越。而漏極與源極均接地，通過隧道效應，電子由襯底注入G1浮柵，相當于存入“1”。N+N++漏極（編程脈沖）P襯底源極（接地）控制柵G2（接地）漏極+++G1G2圖7-12（b）寫“0”過程

（1）E2PROM基本存儲電路++++圖7-12（b）是寫“0”過程：在漏極加高壓編程脈沖；控制柵G2和源極都接地；浮柵上的電子也是通過隧道效應返回襯底，相當于寫“0”。EEPROM芯片2864A★存儲容量為8K×8位★28個引腳：13根地址線A12～A08根數(shù)據(jù)線D7～D0片選CE讀出信號OE寫信號WEVccWENCA8A9A11OEA10CED7D6D5D4D3NCA12A7A6A5A4A3A2A1A0D0D1D2GND12345678910111213142827262524232221201918171615圖7-132864A引腳及內(nèi)部結構圖（a）引腳圖（2）E2PROM芯片舉例

8K×8E2PROM存儲陣列輸入輸出緩沖器/鎖存器Y譯碼器X譯碼器控制邏輯A6A1A8A7D7A12...A0.........…WEOECED0圖7-132864A引腳及內(nèi)部結構圖(b)內(nèi)部結構圖5．閃爍存儲器（FlashMemory）Flash閃存的基本存儲單元電路是在EPROM存儲單元的基礎上發(fā)展而成的，其結構與EPROM十分類似，內(nèi)部仍然由G1浮置柵和G2控制柵組成，G1浮置柵的介質(zhì)很薄，作為隧道氧化層，使得G1浮置柵與源極S之間能產(chǎn)生隧道效應。當FlashMOS管工作在讀寫狀態(tài)時，其源極都接地。那么，寫入方式與讀出方式都與EPROM基本相同。7.2.4

動態(tài)隨機存取存儲器DRAM（1）

DRAM存儲原理①MOS型DRAM的基本存儲單元（1bit)組成MOS管T，電容Cs寫：地址控制數(shù)據(jù)由Cs維持信息讀：地址控制數(shù)據(jù)Cs放電Cd(寄生)②特點 容量大 需要刷新輔助電路復雜“H”寫讀1．基本存儲單元電路及存儲陣列圖7-16單管動態(tài)存儲電路及刷新放大器

T5CLKVCC

行選擇信號單管存儲電路T0+C-T1T3

讀出再生放大器

T2T4

T6列開關管

列選擇線

I/O線

（2）單元存儲電路及刷新放大器

①寫入操作行、列選通信號為有效高電平，T6、T0兩管導通，若I/O數(shù)據(jù)線上輸入邏輯0電平，對電容C充電；若I/O輸入線以邏輯1電平作為輸入，則經(jīng)T1反相后以邏輯0電平存入C中，若原C中有電荷，則會形成一個放電回路，泄放掉電容C中存儲的電荷。

②讀出操作與寫入操作的開始條件相同，此時T6、T0兩管導通，正確讀出所存信息；讀出操作既實現(xiàn)了正確讀出，又實現(xiàn)了再生（刷新）。③刷新操作

刷新操作也稱為再生操作。實現(xiàn)刷新一般采用“僅行地址有效”法進行刷新。

（3）DRAM的電路結構

圖7-17DRAM結構示意圖

●●●●●●●●●●●●●●●●●●●●●●讀出再生放大電路I/O緩沖列128列2列1行128行65行64行1DINDOUT...………………...2．DRAM舉例

（1）DRAM芯片414256/41L4256

（2）增強型DRAM（EnhancedDRAM）

該EDRAM芯片的存儲陣列是：2048×512×4位=1M×4位，共有2048行和512列；每次選中4位二進制數(shù)進行讀或寫操作；訪問1M×4位的EDRAM芯片需要20位內(nèi)存地址；引腳設有11位地址輸入。

7.3微型計算機中存儲器的系統(tǒng)結構

7.3.1

存儲器芯片與微處理器的連接

1．幾個技術問題

（1）CPU總線負載能力

（2）CPU時序與存儲器存取速度之間的配合

（3）存儲器結構的選定

（4）片選信號及行、列地址產(chǎn)生機制

（5）DRAM控制器

2．8086系統(tǒng)與存儲器的連接

圖7-20SRAM與8086系統(tǒng)的連接（1）地址線的連接8086CPU的存儲器組織采用2模塊結構，把1MB存儲器分為2個512KB的存儲體，即分為偶地址庫與奇地址庫（簡稱偶字庫和奇字庫）各512KB。

（2）數(shù)據(jù)線的連接將偶字庫存儲器芯片的數(shù)據(jù)線接至系統(tǒng)數(shù)據(jù)總線上低字節(jié)，即D7～D0