輕松學(xué)會DSP——第9章-定時器和時鐘它有3個存儲器映象寄存器：TIM、PRD和TCR。這3個寄存器在數(shù)據(jù)存儲器中的地址及其說明如下表所示（C5402）。控制定時器的寄存器Timer0地址Timer1地址寄存器說明0024H0030HTIM定時器寄存器，每計數(shù)一次自動減10025H0031HPRD定時器周期寄存器，當(dāng)TIM減為0后，CPU自動將PRD的值裝入TIM0026H0032HTCR定時器控制寄存器，包含定時器的控制和狀態(tài)位（1）TIM定時器計數(shù)寄存器，每計數(shù)一次，TIM的值減一，但是，并不是來一個時鐘，就減一次。是16bit的一個寄存器，無符號的一個寄存器，最大的初始值是FFFFh。（2）PRD計數(shù)器周期寄存器，當(dāng)TIM減為0后，CPU將自動把PRD的值裝入TIM。PRD的物理屬性同TIM是一樣的。（3）TCR3、定時器的啟動啟動編程：

設(shè)置TCR，使得TSS=1，停止定時器；設(shè)置PRD；打開定時器中斷，包括FIR，IMR，INTM；設(shè)置TCR中的TDDR；

設(shè)置TCR中的TRB=1，復(fù)位TIM和PSC;

設(shè)置TCR中的TSS=0，啟動定時器；二、數(shù)字振蕩器及其實現(xiàn)1、定時器的中斷頻率2、數(shù)字振蕩器－原理數(shù)字振蕩器就是單位沖擊響應(yīng)為正弦序列的離散系統(tǒng)其中A=2cosωT,B=-1,C=sinωT差分方程當(dāng)x[k]為單位沖擊信號時，假定初始條件為03、設(shè)計實例設(shè)DSP主頻為80MHz，設(shè)計一個輸出1kHz，采樣頻率為10kHz的數(shù)字振蕩器。定時器計數(shù)器初值為80M/10k-1=7999為了將系數(shù)A和B轉(zhuǎn)換到帶符號整型格式，可以將它們除2，計算結(jié)果再乘2。程序舉例;定時器控制

ORM#0C10h,TCR;Soft=1,Free=1,TSS=1STM#PERIOD-1,PRDANDM#0010h,TCR;TDDR=0ORM#0020h,TCR;TRB=1STM#0FFFFh,IFR;清除所有中斷

ORM#8h,IMR;打開時鐘中斷

RSBXINTM;開中斷

ANDM#0FFEFh,TCR;TSS=0,啟動時鐘Y2.word079BChY1.word04B3ChCA.set0678EhCB.set0C000h………;時鐘中斷處理y=Y1*CB+Y2*CAtimer:MPYY1,#CB,A;A=Y1*CBLTDY2,Y1;T=Y2,Y2復(fù)制到Y(jié)1MAC#CA,A;A=A+T*CASTHA,1,Y2;Y2=A*2RETE三、時鐘發(fā)生器1、時鐘來源外部時鐘通過X2/CLKIN輸入；內(nèi)部振蕩電路配合外部晶體，即X1和X2/CLKIN管腳2、PLL電路硬件配置PLL軟件可編程PLL

硬件配置PLL用于C541、C542、C543、C545和C546芯片。所謂硬件配置PLL，就是通過C54x的3個引腳CLKMD1、CLKMD2和CLKMD3的狀態(tài)，選定時鐘方式，如表所示。由表可見，不用PLL時，CPU的時鐘頻率等于晶體振蕩器頻率或外部時鐘頻率的一半；若用PLL，CPU的時鐘頻率等于晶體振蕩器頻率或外部時鐘頻率乘以系數(shù)N（PLLN），使用PLL可以使用比CPU時鐘低的外部時鐘信號，以減少高速開關(guān)時鐘所造成的高頻噪聲。時鐘方式的配置軟件可編程PLL541B，545A，546A，548，549，5402，5410，5420配置的是軟件可編程PLL；CPU時鐘復(fù)位時通過配置管腳CLKMD1，CLKMD2，CLKMD3，確定CLKMD寄存器來對時鐘源分頻和倍頻；復(fù)位后則是通過修改CLKMD寄存器來實現(xiàn)對時鐘源的分頻和倍頻。通過軟件編程，可以選用以下兩種時鐘方式：PLL方式，其比例系數(shù)共31種。靠鎖相環(huán)電路完成；分頻（DIV）方式，其比例系數(shù)為1/2和1/4，在此方式下，片內(nèi)PLL電路不工作以降低功耗。時鐘模式寄存器（CLKMD）

復(fù)位時的工作模式

軟件編程PLL系統(tǒng)復(fù)位啟動后，需要通過對寄存器CLKMD的設(shè)置來改變CPU工作時鐘CLKMD中設(shè)置選擇何種工作模式，選擇分頻和倍頻的系數(shù)；

PLLDIV，PLLMUL，PLLNDIV：聯(lián)合控制DIV和PLL模式的系數(shù)；PLLCOUNT：從未鎖定狀態(tài)進(jìn)入PLL模式時的鎖定時間，未鎖定狀態(tài)包括以下情況：（1）onpower-up（2）afterchangingthePLLMULorPLLDIVvalues

（3）afterturningoffthePLL(PLLON/OFF=0)（4）afterlossofinputreferenceclock.模式切換關(guān)鍵一點(diǎn)是，對于CLKMD中的PLLMUL，PLLDIV，PLLCOUNT，PLLON/OFF必須在DIV模式下才可以修改，而只有PLLNDIV才可以在PLL和DIV模式下修改。從DIV到PLL

從PLL到DIV例如：從PLL×3模式到DIV-2模式

從PLL到PLL

首先要從PLL模式變?yōu)镈IV模式，然后從DIV模式變回PLL模式，因為只有在DIV模式下才可以改系數(shù)。例如：從PLL×X到PLL×1模式從DIV到DIV模式（1）雖然DIV模式下面可以進(jìn)行對CLKMD