數(shù)字電路與邏輯設(shè)計(jì)第六章第一頁，共一百一十一頁，2022年，8月28日

本章知識(shí)要點(diǎn)：

※異步時(shí)序電路的特點(diǎn)與類型;

※脈沖異步時(shí)序邏輯電路的分析與設(shè)計(jì);

※電平異步時(shí)序邏輯電路的分析與設(shè)計(jì).

重點(diǎn)討論電平異步時(shí)序邏輯電路。第六章異步時(shí)序邏輯電路第二頁，共一百一十一頁，2022年，8月28日

在同步時(shí)序邏輯電路中，各觸發(fā)器的時(shí)鐘控制端與統(tǒng)一的時(shí)鐘脈沖(簡(jiǎn)稱CP)相連接，僅當(dāng)時(shí)鐘脈沖作用時(shí)，電路狀態(tài)才能發(fā)生變化。

第六章異步時(shí)序邏輯電路

異步時(shí)序邏輯電路中沒有統(tǒng)一的時(shí)鐘脈沖信號(hào)，電路狀態(tài)的改變是外部輸入信號(hào)變化直接作用的結(jié)果。

根據(jù)電路結(jié)構(gòu)和輸入信號(hào)形式的不同，異步時(shí)序邏輯電路可分為脈沖異步時(shí)序邏輯電路和電平異步時(shí)序邏輯電路兩種類型。

兩類電路均有Mealy型和Moore型兩種結(jié)構(gòu)模型。

第三頁，共一百一十一頁，2022年，8月28日6.1.1概述

一．結(jié)構(gòu)脈沖異步時(shí)序電路的一般結(jié)構(gòu)如下圖所示。

圖中，存儲(chǔ)電路可由時(shí)鐘控制觸發(fā)器或非時(shí)鐘控制觸發(fā)器組成。6.1脈沖異步時(shí)序邏輯電路第六章異步時(shí)序邏輯電路第四頁，共一百一十一頁，2022年，8月28日二.輸入信號(hào)的形式與約束

1.輸入信號(hào)為脈沖信號(hào);

2.輸入脈沖的寬度必須保證觸發(fā)器可靠翻轉(zhuǎn);

3.輸入脈沖的間隔必須保證前一個(gè)脈沖引起的電路響應(yīng)完全結(jié)束后，后一個(gè)脈沖才能到來;

4.不允許兩個(gè)或兩個(gè)以上輸入端同時(shí)出現(xiàn)脈沖。

理由:因?yàn)榭陀^上兩個(gè)或兩個(gè)以上脈沖是不可能準(zhǔn)確地“同時(shí)”的，在沒有時(shí)鐘脈沖同步的情況下，由不可預(yù)知的時(shí)間延遲造成的微小時(shí)差可能導(dǎo)致電路產(chǎn)生錯(cuò)誤的狀態(tài)轉(zhuǎn)移。第六章異步時(shí)序邏輯電路為什么？為什么？第五頁，共一百一十一頁，2022年，8月28日

由于不允許兩個(gè)或兩個(gè)以上輸入端同時(shí)出現(xiàn)脈沖,并且輸入端無脈沖出現(xiàn)時(shí)，電路狀態(tài)不會(huì)發(fā)生變化。因此，對(duì)n個(gè)輸入端的電路，其一位輸入只允許出現(xiàn)n+1種取值組合，其中有效輸入種取值組合為n種。

第六章異步時(shí)序邏輯電路

即：對(duì)n個(gè)輸入的電路，只需考慮各自單獨(dú)出現(xiàn)脈沖的n種情況，而不像同步時(shí)序邏輯電路中那樣需要考慮2n種情況。

例如:假定電路有x1、x2和x3共3個(gè)輸入，并用取值1表示有脈沖出現(xiàn)，則一位輸入允許的輸入取值組合只有000、001、010、100共4種，其中有效輸入取值組合只有后面3種情況。第六頁，共一百一十一頁，2022年，8月28日三.輸出信號(hào)的形式

脈沖異步時(shí)序邏輯電路的輸出信號(hào)可以是脈沖信號(hào)也可以是電平信號(hào)。

第六章異步時(shí)序邏輯電路若電路結(jié)構(gòu)為Mealy型，則輸出一般為脈沖信號(hào)。

因?yàn)檩敵霾粌H是狀態(tài)變量的函數(shù)，而且是輸入的函數(shù)，而輸入為脈沖信號(hào)，所以，輸出一般是脈沖信號(hào)。

若電路結(jié)構(gòu)為Moore型，則輸出一般是電平信號(hào)。

因?yàn)檩敵鰞H僅是狀態(tài)變量的函數(shù)，所以，輸出值被定義在兩個(gè)間隔不定的輸入脈沖之間，即由兩個(gè)輸入脈沖之間的狀態(tài)決定。為什么？為什么？第七頁，共一百一十一頁，2022年，8月28日6.1.2脈沖異步時(shí)序邏輯電路的分析

一.分析方法與步驟

注意兩點(diǎn)：

第六章異步時(shí)序邏輯電路

1.分析方法

分析方法與同步時(shí)序邏輯電路大致相同。分析過程中同樣采用狀態(tài)表、狀態(tài)圖、時(shí)間圖等作為工具。

⑴當(dāng)存儲(chǔ)元件采用時(shí)鐘控制觸發(fā)器時(shí)，對(duì)觸發(fā)器的時(shí)鐘控制端應(yīng)作為激勵(lì)函數(shù)處理。

僅當(dāng)時(shí)鐘端有脈沖作用時(shí)，才根據(jù)觸發(fā)器的輸入確定狀態(tài)轉(zhuǎn)移方向，否則，觸發(fā)器狀態(tài)不變。

⑵根據(jù)對(duì)輸入的約束，分析時(shí)可以排除兩個(gè)或兩個(gè)以上輸入端同時(shí)出現(xiàn)脈沖以及輸入端無脈沖出現(xiàn)情況。據(jù)此，可使?fàn)顟B(tài)圖和狀態(tài)表簡(jiǎn)化。第八頁，共一百一十一頁，2022年，8月28日(4)用文字描述電路的邏輯功能。（必要時(shí)畫出時(shí)間圖）2.分析步驟

(1)寫出電路的輸出函數(shù)和激勵(lì)函數(shù)表達(dá)式；(2)列出電路次態(tài)真值表或次態(tài)方程組；(3)作出狀態(tài)表和狀態(tài)圖；第六章異步時(shí)序邏輯電路第九頁，共一百一十一頁，2022年，8月28日二.分析舉例

例1分析下圖所示脈沖異步時(shí)序邏輯電路，指出該電路功能。第六章異步時(shí)序邏輯電路第十頁，共一百一十一頁，2022年，8月28日⑴寫出輸出函數(shù)和激勵(lì)函數(shù)表達(dá)式

Z=xy2y1

J2=K2=1；C2=y1

J1=K1=1；C1=x

解:

該電路由兩個(gè)J-K觸發(fā)器和一個(gè)與門組成，有一個(gè)輸入端x和一個(gè)輸出端Z，輸出是輸入和狀態(tài)的函數(shù)，屬于Mealy型脈沖異步時(shí)序電路。第六章異步時(shí)序邏輯電路第十一頁，共一百一十一頁，2022年，8月28日

⑵列出電路次態(tài)真值表

J-K觸發(fā)器的狀態(tài)轉(zhuǎn)移發(fā)生在時(shí)鐘端脈沖負(fù)跳變的瞬間，為了強(qiáng)調(diào)在觸發(fā)器時(shí)鐘端C1、C2何時(shí)有負(fù)跳變產(chǎn)生，在次態(tài)真值表中用“↓”表示下跳。僅當(dāng)時(shí)鐘端有“↓”出現(xiàn)時(shí)，相應(yīng)觸發(fā)器狀態(tài)才能發(fā)生變化，否則狀態(tài)不變。

根據(jù)激勵(lì)函數(shù)（J2=K2=1；C2=y1；J1=K1=1；C1=x）和JK觸發(fā)器功能表，可列出該電路的次態(tài)真值表如下表所示。第六章異步時(shí)序邏輯電路輸入現(xiàn)態(tài)激勵(lì)函數(shù)次態(tài)xy2y1J2K2C2J1K1C1y2n+1y1n+11111000110111111↓11↓11↓1111↓11↓11↓01101100JKQn+100011011Q01第十二頁，共一百一十一頁，2022年，8月28日

⑶作出狀態(tài)表和狀態(tài)圖

根據(jù)次態(tài)真值表和輸出函數(shù)表達(dá)式（Z=xy2y1），可作出該電路的狀態(tài)表和狀態(tài)圖如下。第六章異步時(shí)序邏輯電路現(xiàn)態(tài)y2y1次態(tài)y2n+1y1n+1/輸出Zx=10001101101/010/011/000/1第十三頁，共一百一十一頁，2022年，8月28日

⑷畫出時(shí)間圖并說明電路邏輯功能。

為了進(jìn)一步描述該電路在輸入脈沖作用下的狀態(tài)和輸出變化過程，可根據(jù)狀態(tài)表或狀態(tài)圖畫出該電路的時(shí)間圖如下圖所示。

由狀態(tài)圖和時(shí)間圖可知，該電路是一個(gè)模4加1計(jì)數(shù)器，當(dāng)收到第四個(gè)輸入脈沖時(shí)，電路產(chǎn)生一個(gè)進(jìn)位輸出脈沖。動(dòng)畫演示第六章異步時(shí)序邏輯電路第十四頁，共一百一十一頁，2022年，8月28日例2分析下圖所示脈沖異步時(shí)序邏輯電路。第六章異步時(shí)序邏輯電路第十五頁，共一百一十一頁，2022年，8月28日

解：該電路的存儲(chǔ)電路部分由兩個(gè)與非門構(gòu)成的基本R-S觸發(fā)器組成。電路有三個(gè)輸入端x1、x2和x3，一個(gè)輸出端Z，輸出Z是狀態(tài)變量的函數(shù)，屬于Moore型脈沖異步時(shí)序電路。⑴寫出輸出函數(shù)和激勵(lì)函數(shù)表達(dá)式第六章異步時(shí)序邏輯電路第十六頁，共一百一十一頁，2022年，8月28日

⑵列出電路次態(tài)真值表

根據(jù)激勵(lì)函數(shù)表達(dá)式和R-S觸發(fā)器的功能表，可列出次態(tài)真值表如下。RSQn+100d01010111Q第六章異步時(shí)序邏輯電路輸入x1x2x3現(xiàn)態(tài)y2y1激勵(lì)函數(shù)R2S2R1S1次態(tài)y2n+1y1n+1100100100100010010010010001001001001000110110001101100011011100110011001100111110101111001010101010101110111101010100000110000000001第十七頁，共一百一十一頁，2022年，8月28日⑶作出狀態(tài)表和狀態(tài)圖

根據(jù)次態(tài)真值表和電路輸出函數(shù)表達(dá)式，可作出該電路的狀態(tài)表如下表所示，狀態(tài)圖如下圖所示。動(dòng)畫演示第六章異步時(shí)序邏輯電路現(xiàn)態(tài)y2y1次態(tài)y2n+1y1n+1輸出Zx1x2x3000110111010101000001100000000010100第十八頁，共一百一十一頁，2022年，8月28日⑷畫出時(shí)間圖并說明電路功能

假定輸入端x1、x2、x3出現(xiàn)脈沖的順序依次為“x1—x2—x1—x3—x1—x2—x3—x1—x3—x2”，根據(jù)狀態(tài)表或狀態(tài)圖可作出時(shí)間圖如圖所示。

圖中，假定電路狀態(tài)轉(zhuǎn)換發(fā)生在輸入脈沖作用結(jié)束時(shí)，因此，轉(zhuǎn)換時(shí)刻與脈沖后沿對(duì)齊。由狀態(tài)圖和時(shí)間圖可知，該電路當(dāng)3個(gè)輸入端按x1、x2、x3的順序依次出現(xiàn)脈沖時(shí)，產(chǎn)生一個(gè)“1”輸出信號(hào)，其他情況下輸出為“0”。因此，該電路是一個(gè)“x1—x2—x3”序列檢測(cè)器。第六章異步時(shí)序邏輯電路第十九頁，共一百一十一頁，2022年，8月28日一.方法與步驟

⒈方法:

設(shè)計(jì)方法與同步時(shí)序邏輯電路設(shè)計(jì)大致相同，主要應(yīng)注意兩個(gè)問題。

⑴由于不允許兩個(gè)或兩個(gè)以上輸入端同時(shí)為1（用1表示有脈沖出現(xiàn)），設(shè)計(jì)時(shí)可以作如下處理：

當(dāng)有多個(gè)輸入信號(hào)時(shí)，只需考慮多個(gè)輸入信號(hào)中僅一個(gè)為1的情況；在確定激勵(lì)函數(shù)和輸出函數(shù)時(shí)，可將兩個(gè)或兩個(gè)以上輸入同時(shí)為1的情況作為無關(guān)條件處理。

⑵當(dāng)存儲(chǔ)電路采用帶時(shí)鐘控制端的觸發(fā)器時(shí)，觸發(fā)器的時(shí)鐘端應(yīng)作為激勵(lì)函數(shù)處理。設(shè)計(jì)時(shí)通過對(duì)觸發(fā)器的時(shí)鐘端和輸入端綜合處理，有利于函數(shù)簡(jiǎn)化。6.1.3脈沖異步時(shí)序邏輯電路的設(shè)計(jì)

第六章異步時(shí)序邏輯電路第二十頁，共一百一十一頁，2022年，8月28日

設(shè)計(jì)脈沖異步時(shí)序邏輯電路時(shí)，4種常用時(shí)鐘控制觸發(fā)器，可采用如右所示的激勵(lì)表。

從表中可知，當(dāng)觸發(fā)器狀態(tài)保持不變時(shí),有兩種不同的處理方法：

可以令CP為d，輸入端取相應(yīng)值；也可以令CP為0，輸入端取任意值。

第六章異步時(shí)序邏輯電路Q→Qn+1CPD00d00d0111101011d10dQ→Qn+1CPT00d00d0111101111d00dQ→Qn+1CPJK00d0d0dd0111d101d111dd00ddQ→Qn+1CPRS00dd00dd011011011011d0d0dd第二十一頁，共一百一十一頁，2022年，8月28日⒉步驟

設(shè)計(jì)過程與同步時(shí)序電路相同，具體如下：

①

形成原始狀態(tài)圖

②狀態(tài)化簡(jiǎn)

③狀態(tài)編碼

⑤畫邏輯電路圖

④確定激勵(lì)函數(shù)和輸出函數(shù)第六章異步時(shí)序邏輯電路第二十二頁，共一百一十一頁，2022年，8月28日二.設(shè)計(jì)舉例

例1

用T觸發(fā)器作為存儲(chǔ)元件，設(shè)計(jì)一個(gè)異步模8加1計(jì)數(shù)器，電路對(duì)輸入端x出現(xiàn)的脈沖進(jìn)行計(jì)數(shù)，當(dāng)收到第八個(gè)脈沖時(shí)，輸出端Z產(chǎn)生一個(gè)進(jìn)位輸出脈沖。

解:由題意可知，該電路模型為Mealy型。由于狀態(tài)數(shù)目和狀態(tài)轉(zhuǎn)換關(guān)系非常清楚，可直接作出二進(jìn)制狀態(tài)圖和狀態(tài)表。

⑴作出狀態(tài)圖和狀態(tài)表

設(shè)電路初始狀態(tài)為“000”，狀態(tài)變量用y3、y2、y1表示，可作出二進(jìn)制狀態(tài)圖如下。第六章異步時(shí)序邏輯電路0001000010100111011101111/01/1x/Z1/01/01/01/01/01/0第二十三頁，共一百一十一頁，2022年，8月28日相應(yīng)二進(jìn)制狀態(tài)表為第六章異步時(shí)序邏輯電路現(xiàn)態(tài)y3y2y1次態(tài)y3n+1y2n+1y1n+1/輸出Zx=1000001010011100101110111001/0010/0011/0100/0101/0110/0111/0000/1第二十四頁，共一百一十一頁，2022年，8月28日

⑵確定激勵(lì)函數(shù)和輸出函數(shù)

假定狀態(tài)不變時(shí)，令相應(yīng)觸發(fā)器的時(shí)鐘端為0，輸入端T任意；而狀態(tài)需要改變時(shí)，令相應(yīng)觸發(fā)器的時(shí)鐘端為1(有脈沖出現(xiàn))，T端為1。

根據(jù)狀態(tài)表，可得到x為1時(shí)的激勵(lì)函數(shù)和輸出函數(shù)真值表如下。第六章異步時(shí)序邏輯電路輸入脈沖x現(xiàn)態(tài)y3y2y1次態(tài)y3n+1y2n+1y1n+1激勵(lì)函數(shù)C3T3C2T2C1T1輸出Z111111110

000010

100111

001011

101110

010100111001

011101

110000d

0d110d11110d

0d111111110d

0d110d11110d

0d1111111100000001第二十五頁，共一百一十一頁，2022年，8月28日

根據(jù)激勵(lì)函數(shù)和輸出函數(shù)真值表，并考慮到x為0時(shí)(無脈沖輸入,電路狀態(tài)不變)，可令各觸發(fā)器時(shí)鐘端為0，輸入端T隨意?？傻玫胶?jiǎn)化后的激勵(lì)函數(shù)和輸出函數(shù)表達(dá)式如下：

C3=xy2y1；T3=1；C2=xy1；T2=1；C1=x；T1=1；Z=xy3y2y1第六章異步時(shí)序邏輯電路輸入脈沖x現(xiàn)態(tài)y3y2y1次態(tài)y3n+1y2n+1y1n+1激勵(lì)函數(shù)C3T3C2T2C1T1輸出Z111111110

000010

100111

001011

101110

010100111001

011101

110000d

0d110d11110d

0d111111110d

0d110d11110d

0d1111111100000001第二十六頁，共一百一十一頁，2022年，8月28日

⑶畫出邏輯電路圖

根據(jù)激勵(lì)函數(shù)和輸出函數(shù)表達(dá)式，可畫出實(shí)現(xiàn)給定要求的邏輯電路如下圖所示。第六章異步時(shí)序邏輯電路第二十七頁，共一百一十一頁，2022年，8月28日

例2

用D觸發(fā)器作為存儲(chǔ)元件，設(shè)計(jì)一個(gè)“x1—x2—x2”序列檢測(cè)器。該電路有兩個(gè)輸入x1和x2，一個(gè)輸出Z。僅當(dāng)x1輸入一個(gè)脈沖后，x2連續(xù)輸入兩個(gè)脈沖時(shí)，輸出端Z由0變?yōu)?，該1信號(hào)一直維持到輸入端x1或x2再出現(xiàn)脈沖時(shí)才由1變?yōu)?。典型輸入、輸出時(shí)間圖如下圖所示。第六章異步時(shí)序邏輯電路第二十八頁，共一百一十一頁，2022年，8月28日

解:由題意可知，該序列檢測(cè)器為Moore型脈沖異步時(shí)序電路。

(1)作出原始狀態(tài)圖和原始狀態(tài)表

設(shè)初始狀態(tài)為A，并假定用x1表示x1端有脈沖輸入，x2表示x2端有脈沖輸入。根據(jù)題意可作出原始狀態(tài)圖和原始狀態(tài)表如下。

演示動(dòng)畫第六章異步時(shí)序邏輯電路現(xiàn)態(tài)次態(tài)輸出Zx1x2ABCDBBBBACDA0001第二十九頁，共一百一十一頁，2022年，8月28日(2)狀態(tài)化簡(jiǎn)

用觀察法檢查原始狀態(tài)表，可知該狀態(tài)表中的狀態(tài)均不等效，即已為最簡(jiǎn)狀態(tài)表。具體如下：ABACAD×××BCCD××第六章異步時(shí)序邏輯電路現(xiàn)態(tài)次態(tài)輸出Zx1x2ABCDBBBBACDA0001第三十頁，共一百一十一頁，2022年，8月28日

(3)狀態(tài)編碼

最簡(jiǎn)狀態(tài)表中有4個(gè)狀態(tài)，故用兩位二進(jìn)制代碼表示。設(shè)狀態(tài)變量為y2、y1，根據(jù)相鄰編碼法，可采用左下表所示編碼方案。二進(jìn)制狀態(tài)表如右下表所示。

第六章異步時(shí)序邏輯電路狀態(tài)編碼y2y1ABCD00100111現(xiàn)態(tài)y2y1次態(tài)y2n+1y1n+1輸出Zx1x20001101110101010001101000001現(xiàn)態(tài)次態(tài)輸出Zx1x2ABCDBBBBACDA0001第三十一頁，共一百一十一頁，2022年，8月28日

(4)確定輸出函數(shù)和激勵(lì)函數(shù)

假定次態(tài)與現(xiàn)態(tài)相同時(shí)，令時(shí)鐘端取值為0，D端取值隨意;次態(tài)與現(xiàn)態(tài)不同時(shí)，令D端取值與次態(tài)相同，時(shí)鐘端取值為1(有脈沖出現(xiàn))。

根據(jù)二進(jìn)制狀態(tài)表，可得到激勵(lì)函數(shù)和輸出函數(shù)真值表如下表所示。第六章異步時(shí)序邏輯電路輸入脈沖x2x1現(xiàn)態(tài)y2y1次態(tài)y2n+1y1n+1激勵(lì)函數(shù)C2D2C1D1輸出Z0100011

01110101010110d11100d

0d0d100001100

0011011001101000

d

0d110d101110100001第三十二頁，共一百一十一頁，2022年，8月28日

令輸入端無脈沖出現(xiàn)時(shí)，各觸發(fā)器時(shí)鐘端為0，輸入端取任意值“d”，并將兩個(gè)輸入端同時(shí)為1(不允許)作為無關(guān)條件處理，可得到激勵(lì)函數(shù)和輸出函數(shù)卡諾圖如下圖所示。第六章異步時(shí)序邏輯電路第三十三頁，共一百一十一頁，2022年，8月28日⑸畫出邏輯電路圖

根據(jù)激勵(lì)函數(shù)和輸出函數(shù)表達(dá)式，可畫出該序列檢測(cè)器的邏輯電路圖如下圖所示。

第六章異步時(shí)序邏輯電路第三十四頁，共一百一十一頁，2022年，8月28日6.2.1概述

前面所述脈沖異步時(shí)序電路和同步時(shí)序電路有兩個(gè)共同的特點(diǎn)：

☆電路狀態(tài)的轉(zhuǎn)換是在脈沖作用下實(shí)現(xiàn)的；☆電路對(duì)過去輸入信號(hào)的記憶由觸發(fā)器的狀態(tài)體現(xiàn)。

在同步時(shí)序電路中，電路的狀態(tài)轉(zhuǎn)換受統(tǒng)一的時(shí)鐘脈沖控制；脈沖異步時(shí)序電路中沒有統(tǒng)一的時(shí)鐘脈沖，因此，規(guī)定輸入信號(hào)為脈沖信號(hào)，即控制電路狀態(tài)轉(zhuǎn)換的脈沖由電路輸入端直接提供。6.2電平異步時(shí)序邏輯電路第六章異步時(shí)序邏輯電路第三十五頁，共一百一十一頁，2022年，8月28日

事實(shí)上，對(duì)上述特點(diǎn)可進(jìn)一步理解如下：

●脈沖信號(hào)只不過是電平信號(hào)的一種特殊形式。所謂電平信號(hào)是指信號(hào)的“0”值和“1”值的持續(xù)時(shí)間是隨意的，它以電位的變化作為信號(hào)的變化。如:

而脈沖信號(hào)的“1”值僅僅維持一個(gè)固定的短暫時(shí)刻，它以脈沖信號(hào)的有、無標(biāo)志信號(hào)的變化。如:

顯然，電平信號(hào)在短時(shí)間內(nèi)的兩次變化便形成了脈沖。第六章異步時(shí)序邏輯電路第三十六頁，共一百一十一頁，2022年，8月28日

●電路中的觸發(fā)器，不管是哪種類型，都是由邏輯門加反饋回路構(gòu)成的。

將上述兩個(gè)特點(diǎn)一般化，便可得到時(shí)序邏輯電路中更具一般性的另一類電路——電平異步時(shí)序邏輯電路。

電平異步時(shí)序邏輯電路的記憶功能是由反饋回路中的延遲元件實(shí)現(xiàn)的。注意：延時(shí)加反饋可以實(shí)現(xiàn)記憶功能！如:

電路中一般不用專門插入延遲元件，而是利用電路本身固有的分布延遲在反饋回路中的“集總”。X(t)Y(t+Δt)ΔtY(t+Δt)=X(t),說明什嗎？有瞬間記憶功能！ΔtXYX與Y關(guān)系如何？第六章異步時(shí)序邏輯電路第三十七頁，共一百一十一頁，2022年，8月28日一.電平異步時(shí)序邏輯電路的結(jié)構(gòu)特點(diǎn)

⒈結(jié)構(gòu)框圖一般結(jié)構(gòu)模型如下圖所示。

圖中：

x1，…，xn：外部輸入信號(hào)；

Z1，…，Zm：外部輸出信號(hào)；

Y1，…，Yr：激勵(lì)狀態(tài)；

y1，…，yr：二次狀態(tài)；

Δt1，…，Δtr：反饋回路中的時(shí)間延遲。第六章異步時(shí)序邏輯電路第三十八頁，共一百一十一頁，2022年，8月28日⒉組成

電平異步時(shí)序邏輯電路可由邏輯門加反饋組成。

⒊邏輯方程

電路可用以下邏輯方程組描述：

Zi=fi(x1,…,xn,y1,…,yr)

i=1,…,m

Yj=gj(x1,…,xn,y1,…,yr)

j=1,…,r

yj(t+△tj)=Yj(t)

例如：用“或非”門構(gòu)成的R-S觸發(fā)器。第六章異步時(shí)序邏輯電路動(dòng)畫演示第三十九頁，共一百一十一頁，2022年，8月28日⒋電平異步時(shí)序邏輯電路的特點(diǎn)

電平異步時(shí)序電路具有如下特點(diǎn)：

⑴電路輸出和狀態(tài)的改變是由輸入信號(hào)電位的變化直接引起的，工作速度較高；

⑵電路的二次狀態(tài)和激勵(lì)狀態(tài)僅僅相差一個(gè)時(shí)間延遲。

即二次狀態(tài)y是激勵(lì)狀態(tài)Y經(jīng)過延遲Δt后的“重現(xiàn)”。穩(wěn)定狀態(tài)下，激勵(lì)狀態(tài)與二次狀態(tài)相同，即y=Y。第六章異步時(shí)序邏輯電路第四十頁，共一百一十一頁，2022年，8月28日

⑶輸入信號(hào)的一次變化可能引起二次狀態(tài)的多次變化。

在穩(wěn)定狀態(tài)下輸入信號(hào)發(fā)生變化后,若新的激勵(lì)狀態(tài)Y的值與二次狀態(tài)y的值不同,則變化后的Y經(jīng)過Δt的延遲后形成新的二次狀態(tài)y反饋到組合電路輸入端,新的二次狀態(tài)y又會(huì)引起輸出Z和激勵(lì)狀態(tài)Y的變化,該過程將一直進(jìn)行到激勵(lì)狀態(tài)Y等于二次狀態(tài)y，使電路進(jìn)入一個(gè)新的穩(wěn)定狀態(tài)為止。

⑷電路在狀態(tài)轉(zhuǎn)換過程中存在穩(wěn)定狀態(tài)和非穩(wěn)定狀態(tài)。

穩(wěn)定狀態(tài)：Y=y

非穩(wěn)定狀態(tài)：Y≠y第六章異步時(shí)序邏輯電路第四十一頁，共一百一十一頁，2022年，8月28日

⒌輸入信號(hào)的約束

(1)不允許兩個(gè)或兩個(gè)以上輸入信號(hào)同時(shí)發(fā)生變化。因?yàn)榭陀^上不可能有準(zhǔn)確的“同時(shí)”，而微小的時(shí)差都可能使最終到達(dá)的狀態(tài)不確定。

(2)輸入信號(hào)變化引起的電路響應(yīng)必須完全結(jié)束后,才允許輸入信號(hào)再次變化。換句話說，必須使電路進(jìn)入穩(wěn)定狀態(tài)后，才允許輸入信號(hào)發(fā)生變化。以上兩條是使電平異步時(shí)序電路能可靠工作的基本條件，通常將滿足上述條件的工作方式稱為基本工作方式，并將按基本工作方式工作的電平異步時(shí)序邏輯電路稱為基本型電路。0001

∨

10

∨11×（不允許）例如第六章異步時(shí)序邏輯電路第四十二頁，共一百一十一頁，2022年，8月28日二.電平異步時(shí)序邏輯電路的描述

2.流程表

流程表：是一種以卡諾圖的格式反映電路輸出信號(hào)、激勵(lì)狀態(tài)與電路輸入信號(hào)、二次狀態(tài)之間關(guān)系的一種表格。1．邏輯方程

電路可用以下邏輯方程組描述：

Zi=fi(x1,…,xn,y1,…,yr)

i=1,…,m

Yj=gj(x1,…,xn,y1,…,yr)

j=1,…,r

yj(t+△tj)=Yj(t)第六章異步時(shí)序邏輯電路第四十三頁，共一百一十一頁，2022年，8月28日

流程表的一般格式如下表所示。

構(gòu)造流程表應(yīng)注意兩點(diǎn)：

將表中與二次狀態(tài)相同的激勵(lì)狀態(tài)加上圓圈，以表示電路處于穩(wěn)態(tài)，否則處于非穩(wěn)態(tài)。將一位輸入的各種取值按代碼相鄰的關(guān)系排列(與卡諾圖相同)，以表示輸入信號(hào)只能在相鄰位置上發(fā)生變化。

第六章異步時(shí)序邏輯電路Moore型流程表二次狀態(tài)激勵(lì)狀態(tài)輸出輸入xyYZMealy型流程表二次狀態(tài)激勵(lì)狀態(tài)/輸出輸入xyY/Z第四十四頁，共一百一十一頁，2022年，8月28日

例如，用或非門構(gòu)成的基本R-S觸發(fā)器是一個(gè)最簡(jiǎn)單的電平異步時(shí)序邏輯電路。該電路的狀態(tài)即輸出，屬于Moore型電平異步時(shí)序邏輯電路的特例。其激勵(lì)方程為

根據(jù)激勵(lì)方程和約束條件RS=0，可作出相應(yīng)流程表如下表所示。第六章異步時(shí)序邏輯電路R-S觸發(fā)器流程表二次狀態(tài)y激勵(lì)狀態(tài)輸出RS=00RS=01RS=11RS=10001d00111d01第四十五頁，共一百一十一頁，2022年，8月28日流程表能詳細(xì)反映電路的工作過程及工作特點(diǎn)！例如：/1x2x1=1101111001x2x1=10x2x1=01x2x1=00

激勵(lì)狀態(tài)Y2Y1/輸出Z二次狀態(tài)

y2y10011/0

00

11

10/010/010/000/1/0/001/110/011/010/011/011/011/011/0注意：流程表并不能清晰地反映電路的邏輯功能！第六章異步時(shí)序邏輯電路第四十六頁，共一百一十一頁，2022年，8月28日

3.總態(tài)圖

電平異步時(shí)序邏輯電路在輸入信號(hào)作用下存在穩(wěn)態(tài)和非穩(wěn)態(tài)，而且在同一輸入信號(hào)作用下，可能有一個(gè)穩(wěn)態(tài)也可能有多個(gè)穩(wěn)態(tài)，為了對(duì)電路的工作狀態(tài)和邏輯功能作出確切的說明，除了流程表和常用的時(shí)間圖外，引入了總態(tài)和總態(tài)圖的概念。

總態(tài)：指電路輸入和二次狀態(tài)的組合，記作(x,y)。

在流程表中，代表某個(gè)二次狀態(tài)的一行和代表某種輸入取值的一列的交叉點(diǎn)對(duì)應(yīng)一個(gè)總態(tài)。

總態(tài)圖：反映穩(wěn)定總態(tài)之間轉(zhuǎn)移關(guān)系及相應(yīng)輸出的一種有向圖。第六章異步時(shí)序邏輯電路第四十七頁，共一百一十一頁，2022年，8月28日

一個(gè)電平異步時(shí)序邏輯電路的邏輯功能，是由該電路在輸入作用下各穩(wěn)定總態(tài)之間的轉(zhuǎn)移關(guān)系以及各時(shí)刻的輸出來體現(xiàn)的?？倯B(tài)圖能夠清晰地描述一個(gè)電路的邏輯功能。

例如，R-S觸發(fā)器的流程表所對(duì)應(yīng)的總態(tài)圖如下圖所示。

(00,0)/0

(01,1)/1

(10,0)/0

(00,1)/1第六章異步時(shí)序邏輯電路第四十八頁，共一百一十一頁，2022年，8月28日6.2.2電平異步時(shí)序邏輯電路的分析根據(jù)邏輯電路圖寫出輸出函數(shù)和激勵(lì)函數(shù)表達(dá)式；一.一般步驟

分析的一般步驟如下：第六章異步時(shí)序邏輯電路(2)作出流程表；

(3)作出總態(tài)圖或時(shí)間圖；(4)說明電路邏輯功能。第四十九頁，共一百一十一頁，2022年，8月28日二.舉例例1

分析下圖所示電平異步時(shí)序邏輯電路。

解:該電路有兩個(gè)外部輸入x1、x2；兩條反饋回路，對(duì)應(yīng)的激勵(lì)狀態(tài)為Y1、Y2,二次狀態(tài)為y1、y2；一個(gè)外部輸出Z。輸出僅僅是狀態(tài)的函數(shù)，屬于Moore模型。第六章異步時(shí)序邏輯電路第五十頁，共一百一十一頁，2022年，8月28日(1)寫出輸出函數(shù)和激勵(lì)函數(shù)表達(dá)式根據(jù)邏輯電路圖可寫出輸出函數(shù)和激勵(lì)函數(shù)表達(dá)式如下。第六章異步時(shí)序邏輯電路第五十一頁，共一百一十一頁，2022年，8月28日

(2)作出流程表

根據(jù)激勵(lì)函數(shù)和輸出函數(shù)表達(dá)式，可作出流程表如下表所示。第六章異步時(shí)序邏輯電路第五十二頁，共一百一十一頁，2022年，8月28日

(3)作出總態(tài)圖

根據(jù)流程表上穩(wěn)定總態(tài)之間的關(guān)系，可作出下圖所示總態(tài)圖。

當(dāng)電路收到輸入序列“00→10→11”時(shí)，才產(chǎn)生一個(gè)高電平輸出信號(hào)，其他情況下均輸出低電平。(01,01)/0(11,01)/0

(00,00)/0(10,01)/0(10,10)/0(11,11)/1第六章異步時(shí)序邏輯電路第五十三頁，共一百一十一頁，2022年，8月28日第六章異步時(shí)序邏輯電路

為了更直觀地描述電路功能，可以進(jìn)一步作出時(shí)間圖。作時(shí)間圖之前，一般先作出總態(tài)和輸出響應(yīng)序列。

假定電路初始總態(tài)為(00,00)，輸入x2x1的變化序列為00→10→11→01→00→01→11→10，根據(jù)流程表可作出總態(tài)和輸出響應(yīng)序列如下:時(shí)刻ti:t0t1t2t3t4t5t6t7輸入x2x1:0010110100011110

總態(tài)：(00,00)(10,00)*(11,10)*(01,11)*(00,01)*(01,00)*(11,01)(10,01)(x2x1,y2y1)(10,10)(11,11)(01,01)(00,00)(01,01)

輸出Z：00100000

注：總態(tài)響應(yīng)序列中加“*”的表示是非穩(wěn)定總態(tài)。

第五十四頁，共一百一十一頁，2022年，8月28日

根據(jù)以上總態(tài)和輸出響應(yīng)序列可作出時(shí)間圖如右圖所示。

(4)說明電路功能

從總態(tài)圖和時(shí)間圖可以看出，僅當(dāng)電路收到輸入序列“00→10→11”時(shí)，才產(chǎn)生一個(gè)高電平輸出信號(hào)，其他情況下均輸出低電平。因此，該電路是一個(gè)“00→10→11”序列檢測(cè)器。

第六章異步時(shí)序邏輯電路時(shí)刻ti:t0t1t2t3t4t5t6t7輸入x2x1:0010110100011110

總態(tài)：(00,00)(10,00)*(11,10)*(01,11)*(00,01)*(01,00)*(11,01)(10,01)(x2x1,y2y1)(10,10)(11,11)(01,01)(00,00)(01,01)

輸出Z：00100000

動(dòng)畫演示第五十五頁，共一百一十一頁，2022年，8月28日

例2

分析右下圖所示電平異步時(shí)序邏輯電路,根據(jù)給定輸入波形作出時(shí)間圖，說明電路功能。

解：該電路有兩個(gè)輸入x1和x2，沒有單獨(dú)的輸出函數(shù)，y2和y1即輸出，其延時(shí)反饋結(jié)構(gòu)形式如右上圖所示。給定輸入序列x2x1：00→01→11→10→11→01→00

動(dòng)畫第六章異步時(shí)序邏輯電路第五十六頁，共一百一十一頁，2022年，8月28日1.寫出輸出函數(shù)表達(dá)式

2.作出流程表

根據(jù)激勵(lì)函數(shù)表達(dá)式，可作出該電路的流程表如右表所示。11x2x1=11

激勵(lì)狀態(tài)Y2Y10101111001x2x1=10x2x1=01x2x1=00二次狀態(tài)

y2y111101011

00

11

1011111010011111

第六章異步時(shí)序邏輯電路第五十七頁，共一百一十一頁，2022年，8月28日11x2x1=11

激勵(lì)狀態(tài)Y2Y10101111001x2x1=10x2x1=01x2x1=00二次狀態(tài)

y2y111101011

00

11

10111110100111113.作出時(shí)間圖

題中給定輸入波形對(duì)應(yīng)的輸入序列為00→01→11→10→11→01→00，根據(jù)流程表可列出總態(tài)響應(yīng)序列如下：第六章異步時(shí)序邏輯電路時(shí)刻t：t0

t1

t2

t3

t4

t5

t6輸入x2x1：00

01

11

10

11

01

00總態(tài)：(00，11)(01，11)(11，01)(10，01)(11，11)(01，10)(00，10)

(01，01)

(10，11)(11，10)

(00，11)第五十八頁，共一百一十一頁，2022年，8月28日根據(jù)總態(tài)響應(yīng)序列，可作出電路工作時(shí)間圖如下：第六章異步時(shí)序邏輯電路時(shí)刻t：t0

t1

t2

t3

t4

t5

t6輸入x2x1：00

01

11

10

11

01

00總態(tài)：(00，11)(01，11)(11，01)(10，01)(11，11)(01，10)(00，10)

(01，01)

(10，11)(11，10)

(00，11)第五十九頁，共一百一十一頁，2022年，8月28日4.功能說明

由時(shí)間圖知，該電路可作為D觸發(fā)器的維持阻塞電路。圖中，x1為時(shí)鐘脈沖端，x2為數(shù)據(jù)輸入端。當(dāng)x1端的正脈沖上跳時(shí)，若x2為0,則將正脈沖反相后從y2輸出（將觸發(fā)器置0）；若x2為1，則將正脈沖反相后從y1輸出（將觸發(fā)器置1）。在x1端出現(xiàn)正脈沖期間，x2的變化不影響y2和y1的負(fù)脈沖輸出。第六章異步時(shí)序邏輯電路第六十頁，共一百一十一頁，2022年，8月28日

該電路的功能還可用下圖所示總態(tài)圖描述。從總態(tài)圖可以看出，當(dāng)x1為0（即時(shí)鐘端無脈沖出現(xiàn)）時(shí)，y2y1為11。當(dāng)x1由0變?yōu)?時(shí)，若x2為0，則y2y1為01；若x2為1，則y2y1為10。當(dāng)x1為1（時(shí)鐘脈沖期間）時(shí)，x2的變化不影響電路狀態(tài)的變化。總態(tài)（x2x1

，y2y1

）第六章異步時(shí)序邏輯電路（00，11）（01，01）（11，01）（10，11）（01，10）（11，10）第六十一頁，共一百一十一頁，2022年，8月28日集成維持阻塞D觸發(fā)器的邏輯電路如右下圖所示。第六章異步時(shí)序邏輯電路第六十二頁，共一百一十一頁，2022年，8月28日6.2.3電平異步時(shí)序邏輯電路反饋回路間的競(jìng)爭(zhēng)

前面對(duì)電路進(jìn)行分析時(shí)，是在假定各回路之間延遲時(shí)間相同的情況下對(duì)電路的工作過程進(jìn)行分析的。事實(shí)上，各反饋回路的延遲時(shí)間往往各不相同。當(dāng)電路中存在多條反饋回路，而各回路之間的延時(shí)又互不相同時(shí)，則可能由于輸入信號(hào)的變化在反饋回路之間引起競(jìng)爭(zhēng)。

競(jìng)爭(zhēng)：是指當(dāng)輸入信號(hào)變化引起電路中兩個(gè)或兩個(gè)以上狀態(tài)變量發(fā)生變化時(shí)，由于各反饋回路延遲時(shí)間的不同，使?fàn)顟B(tài)的變化有先有后而導(dǎo)致不同狀態(tài)響應(yīng)過程的現(xiàn)象。

一.競(jìng)爭(zhēng)現(xiàn)象

第六章異步時(shí)序邏輯電路第六十三頁，共一百一十一頁，2022年，8月28日

根據(jù)競(jìng)爭(zhēng)對(duì)電路狀態(tài)轉(zhuǎn)移產(chǎn)生的影響，可將競(jìng)爭(zhēng)分為非臨界競(jìng)爭(zhēng)和臨界競(jìng)爭(zhēng)兩種類型。

非臨界競(jìng)爭(zhēng)：若競(jìng)爭(zhēng)的結(jié)果最終能到達(dá)預(yù)定的穩(wěn)態(tài)，則稱為非臨界競(jìng)爭(zhēng)。

臨界競(jìng)爭(zhēng)：若競(jìng)爭(zhēng)的結(jié)果可能使電路到達(dá)不同的穩(wěn)態(tài)，即狀態(tài)轉(zhuǎn)移不可預(yù)測(cè)，則稱為臨界競(jìng)爭(zhēng)。1.競(jìng)爭(zhēng)的兩種類型第六章異步時(shí)序邏輯電路第六十四頁，共一百一十一頁，2022年，8月28日

例如,右圖所示某電平異步時(shí)序電路的流程表如下。

當(dāng)電路處在穩(wěn)定總態(tài)（00，00）和（10，11），輸入發(fā)生變化時(shí)，電路狀態(tài)響應(yīng)過程將如何呢？x2x1=1101010111101001x2x1=10x2x1=01x2x1=00

激勵(lì)狀態(tài)Y2Y1/輸出Z二次狀態(tài)

y2y100/000/001/011/0

00

11

10/0/0/000/000/000/010/000/000/0/0/0/02.實(shí)例分析第六章異步時(shí)序邏輯電路第六十五頁，共一百一十一頁，2022年，8月28日

從表可以看出，當(dāng)電路處于穩(wěn)定總態(tài)(00,00),輸入x2x1由00→10時(shí)，引起激勵(lì)狀態(tài)Y2Y1從00→11；當(dāng)電路處于穩(wěn)定總態(tài)(10，11)、輸入x2x1由10→00時(shí)，激勵(lì)狀態(tài)Y2Y1從11→00。即兩個(gè)狀態(tài)變量均發(fā)生變化，所以，當(dāng)電路中兩條反饋回路的延遲時(shí)間Δt1和Δt2不相等時(shí)，電路中將產(chǎn)生競(jìng)爭(zhēng)。第六章異步時(shí)序邏輯電路第六十六頁，共一百一十一頁，2022年，8月28日結(jié)論：

Δt2=Δt1：到達(dá)預(yù)定的穩(wěn)定總態(tài)(10，11)。

Δt2<Δt1：電路到達(dá)了一個(gè)非期望的穩(wěn)定總態(tài)(10，10)

Δt2>Δt1：電路到達(dá)了一個(gè)非期望的穩(wěn)定總態(tài)(10，01)。

本次競(jìng)爭(zhēng)為臨界競(jìng)爭(zhēng)！

(1)當(dāng)電路處于穩(wěn)定總態(tài)(00，00)、輸入x2x1由00→10時(shí)，其狀態(tài)響應(yīng)過程如下。

動(dòng)畫演示第六章異步時(shí)序邏輯電路第六十七頁，共一百一十一頁，2022年，8月28日

結(jié)論如下：

Δt2=Δt1：到達(dá)預(yù)定的穩(wěn)定總態(tài)(00，00)。

Δt2<Δt1：到達(dá)預(yù)定的穩(wěn)定總態(tài)(00，00)。

Δt2>Δt1：到達(dá)預(yù)定的穩(wěn)定總態(tài)(00，00)。

本次競(jìng)爭(zhēng)屬于非臨界競(jìng)爭(zhēng)！

(2)當(dāng)電路處于穩(wěn)定總態(tài)(10，11)、輸入x2x1由10→00時(shí)，其狀態(tài)響應(yīng)過程如下。第六章異步時(shí)序邏輯電路

動(dòng)畫演示第六十八頁，共一百一十一頁，2022年，8月28日

用流程表檢查電路競(jìng)爭(zhēng)的一般法則：

☆當(dāng)從某一穩(wěn)態(tài)出發(fā)，輸入信號(hào)發(fā)生允許變化、引起兩個(gè)或兩個(gè)以上激勵(lì)狀態(tài)同時(shí)發(fā)生變化時(shí)，由于反饋回路之間延遲時(shí)間的不同會(huì)使電路產(chǎn)生競(jìng)爭(zhēng)。☆若輸入信號(hào)變化所到達(dá)的列只有一個(gè)穩(wěn)態(tài)，則該競(jìng)爭(zhēng)屬于非臨界競(jìng)爭(zhēng)；若輸入信號(hào)變化所到達(dá)的列有兩個(gè)或兩個(gè)以上穩(wěn)態(tài)，則該競(jìng)爭(zhēng)屬于臨界競(jìng)爭(zhēng)。

非臨界競(jìng)爭(zhēng)的存在不會(huì)影響電路的正確工作，但臨界競(jìng)爭(zhēng)的存在卻將導(dǎo)致電路狀態(tài)轉(zhuǎn)換的不可預(yù)測(cè)。為了確保電平異步時(shí)序電路能可靠地實(shí)現(xiàn)預(yù)定功能，電路設(shè)計(jì)時(shí)必須避免發(fā)生臨界競(jìng)爭(zhēng)！第六章異步時(shí)序邏輯電路第六十九頁，共一百一十一頁，2022年，8月28日6.3.1設(shè)計(jì)的一般步驟和方法

6.3電平異步時(shí)序邏輯電路的設(shè)計(jì)1.根據(jù)設(shè)計(jì)要求，建立原始流程表；第六章異步時(shí)序邏輯電路2.化簡(jiǎn)原始流程表，得到最簡(jiǎn)流程表；3.狀態(tài)編碼，得到二進(jìn)制流程表；4.確定激勵(lì)狀態(tài)和輸出函數(shù)表達(dá)式；5.畫出邏輯電路圖。

第七十頁，共一百一十一頁，2022年，8月28日一.建立原始流程表

原始流程表是對(duì)設(shè)計(jì)要求的一種最原始的抽象。建立原始流程表時(shí)通常借助時(shí)間圖或原始總態(tài)圖。即首先根據(jù)題意畫出典型輸入、輸出時(shí)間圖或作出原始總態(tài)圖。根據(jù)時(shí)間圖建立原始流程表的過程如下。1.畫出典型輸入、輸出時(shí)間圖并設(shè)立相應(yīng)狀態(tài)

(1)畫典型輸入、輸出時(shí)間圖畫典型輸入、輸出時(shí)間圖時(shí)應(yīng)注意三點(diǎn)：符合題意，即正確體現(xiàn)設(shè)計(jì)要求；滿足電平異步時(shí)序電路不允許兩個(gè)或兩個(gè)以上輸入信

號(hào)同時(shí)改變的約束條件；盡可能反映輸入信號(hào)在各種取值下允許發(fā)生的變化。第六章異步時(shí)序邏輯電路第七十一頁，共一百一十一頁，2022年，8月28日

(2)設(shè)立相應(yīng)狀態(tài)

在時(shí)間圖上，按輸入信號(hào)的變化進(jìn)行時(shí)間劃分，將每次變化作為一個(gè)新的輸入，用不同時(shí)刻進(jìn)行區(qū)分。由于電平異步時(shí)序電路約定對(duì)于每次輸入信號(hào)變化，必須保證電路進(jìn)入穩(wěn)定狀態(tài)后才允許輸入信號(hào)再次變化，所以，應(yīng)根據(jù)題意設(shè)立與各時(shí)刻輸入、輸出對(duì)應(yīng)的穩(wěn)定狀態(tài)。

2.建立原始流程表

根據(jù)時(shí)間圖和所設(shè)立的狀態(tài)建立原始流程表，一般分為3步進(jìn)行。

(1)畫出原始流程表，并填入穩(wěn)定狀態(tài)和相應(yīng)輸出

由于根據(jù)時(shí)間圖設(shè)立狀態(tài)時(shí)，對(duì)不同的輸入取值總是設(shè)立不同的狀態(tài)進(jìn)行區(qū)分的，這就使得原始流程表中每一行只有一個(gè)穩(wěn)定狀態(tài)。顯然，時(shí)間圖上設(shè)立了多少個(gè)狀態(tài)，原始流程表便有多少行。第六章異步時(shí)序邏輯電路第七十二頁，共一百一十一頁，2022年，8月28日

(2)填入非穩(wěn)定狀態(tài)并指定相應(yīng)的輸出，完善流程表

由于表中每行只有一個(gè)穩(wěn)定狀態(tài)，所以，在穩(wěn)態(tài)下輸入信號(hào)發(fā)生允許變化時(shí)，電路不可能直接進(jìn)入另一個(gè)穩(wěn)態(tài)。

假定每次輸入信號(hào)發(fā)生變化時(shí)，電路總是經(jīng)過一個(gè)非穩(wěn)定狀態(tài)后進(jìn)入另一個(gè)穩(wěn)定狀態(tài)，根據(jù)時(shí)間圖中的狀態(tài)轉(zhuǎn)移關(guān)系，可在原始流程表中填入相應(yīng)的非穩(wěn)定狀態(tài)。

注意：當(dāng)從某一穩(wěn)態(tài)出發(fā)，輸入信號(hào)發(fā)生允許變化所引起的狀態(tài)轉(zhuǎn)移，不能用時(shí)間圖中所設(shè)立的狀態(tài)來表示時(shí)，則應(yīng)根據(jù)題意補(bǔ)充新的狀態(tài)，以便無遺漏地反映設(shè)計(jì)要求。

第六章異步時(shí)序邏輯電路第七十三頁，共一百一十一頁，2022年，8月28日非穩(wěn)定狀態(tài)下輸出指定的法則為：

若轉(zhuǎn)換前后兩個(gè)穩(wěn)定狀態(tài)的輸出相同，則指定非穩(wěn)定狀態(tài)下的輸出與穩(wěn)態(tài)下的輸出相同；若轉(zhuǎn)換前后兩個(gè)穩(wěn)定狀態(tài)的輸出不同，則可指定非穩(wěn)定狀態(tài)下的輸出為任意值“d”。(思考：為什么？)

(3)填入無關(guān)狀態(tài)和無關(guān)輸出

對(duì)穩(wěn)態(tài)下輸入不允許到達(dá)的列，在相應(yīng)處填入任意狀態(tài)和任意輸出，用“d”表示，即作為無關(guān)處理。

理由：為了使電路經(jīng)過非穩(wěn)定狀態(tài)時(shí)，其輸出不產(chǎn)生尖脈沖信號(hào)。例如，輸入變化前的輸出為1輸入變化后的輸出為1形成非穩(wěn)態(tài)下的尖脈沖信號(hào)！第六章異步時(shí)序邏輯電路第七十四頁，共一百一十一頁，2022年，8月28日

例

某電平異步時(shí)序邏輯電路有兩個(gè)輸入端x1和x2，一個(gè)輸出端Z。輸出與輸入之間的關(guān)系為：若x1x2=00,則Z=0，之后當(dāng)x1x2=01或10時(shí)，Z=1；若x1x2=11，則Z=1，之后當(dāng)x1x2=01或10時(shí)，Z=0。作出該電路的原始流程表。

解:

借助時(shí)間圖形成該電路原始流程表的過程如下。

(1)畫出典型輸入、輸出時(shí)間圖并設(shè)立相應(yīng)狀態(tài)

根據(jù)題意，可畫出該電路典型輸入、輸出時(shí)間圖并設(shè)立狀態(tài)如下。第六章異步時(shí)序邏輯電路第七十五頁，共一百一十一頁，2022年，8月28日?qǐng)D中，共設(shè)立了6個(gè)不同狀態(tài),具體如下:

t0為起始時(shí)刻：在該時(shí)刻輸入x1x2=00，輸出Z為0，用狀態(tài)①表示；

t1時(shí)刻：x1x2由00→10，輸出Z為1，用狀態(tài)②表示；

t2時(shí)刻：x1x2由10→00，輸出Z為0，與t0時(shí)刻相同，仍用狀態(tài)①表示；

t3時(shí)刻：x1x2由00→01，輸出Z為1，用狀態(tài)③表示；

t4時(shí)刻：x1x2由01→11，輸出Z為1，用狀態(tài)④表示;

t5時(shí)刻：x1x2由11→10，輸出Z為0，用狀態(tài)⑤表示;

t6時(shí)刻：x1x2由10→11，輸出Z為1，與t4時(shí)刻相同，仍用狀態(tài)④表示;

t7時(shí)刻：x1x2由11→01，輸出Z為0，用狀態(tài)⑥表示;

t8時(shí)刻：x1x2由01→00，輸出Z為0，與t0時(shí)刻相同，用狀態(tài)①表示;

t9時(shí)刻：x1x2由00→10，輸出Z為1，與t1時(shí)刻相同，用狀態(tài)②表示;

t10時(shí)刻：x1x2由10→11，輸出Z為1，用狀態(tài)④表示。

第六章異步時(shí)序邏輯電路第七十六頁，共一百一十一頁，2022年，8月28日

(2)建立原始流程表根據(jù)波形圖中設(shè)立的狀態(tài)和填寫原始流程表的步驟，可構(gòu)造出該問題的原始流程表如由表所示。

動(dòng)畫演示第六章異步時(shí)序邏輯電路第七十七頁，共一百一十一頁，2022年，8月28日二.化簡(jiǎn)原始流程表

在進(jìn)行電平異步時(shí)序邏輯電路設(shè)計(jì)時(shí)，流程表中的狀態(tài)數(shù)目決定了電路中反饋回路的數(shù)目，即狀態(tài)數(shù)目的多少與電路的復(fù)雜程度直接相關(guān)。為了獲得一種經(jīng)濟(jì)、合理的設(shè)計(jì)方案，必須對(duì)原始流程表進(jìn)行化簡(jiǎn)，求出最簡(jiǎn)流程表。目的------------------簡(jiǎn)化電路結(jié)構(gòu)。

由于原始流程表中含有不確定的狀態(tài)和輸出，因而原始流程表的化簡(jiǎn)是建立在狀態(tài)相容這一概念基礎(chǔ)之上的。第六章異步時(shí)序邏輯電路第七十八頁，共一百一十一頁，2022年，8月28日1．相容行的概念

原始流程表中的每一行代表一個(gè)穩(wěn)定狀態(tài)，因而相容狀態(tài)的概念被引申為相容行的概念。

相容行：對(duì)于原始流程表中的某兩行，如果每一列給定的輸出相同，且給定的激勵(lì)狀態(tài)相同、交錯(cuò)、循環(huán)、相容或?yàn)楦髯员旧?，則這兩行為相容行。

☆

在檢查輸出時(shí)，對(duì)于一個(gè)給定而另一個(gè)任意，或者兩個(gè)均任意的情況，作為相同情況處理。注意：第六章異步時(shí)序邏輯電路第七十九頁，共一百一十一頁，2022年，8月28日

☆在檢查激勵(lì)狀態(tài)時(shí)，按以下原則確定穩(wěn)定狀態(tài)、非穩(wěn)定狀態(tài)和任意狀態(tài)的相容性。

(1)穩(wěn)定狀態(tài)和非穩(wěn)定狀態(tài)i相容；

(2)若穩(wěn)定狀態(tài)和相容，則穩(wěn)定狀態(tài)和非穩(wěn)定狀態(tài)j相容；

(3)若穩(wěn)定狀態(tài)和相容，則非穩(wěn)定狀態(tài)i和j相容；

(4)穩(wěn)定狀態(tài)和非穩(wěn)定狀態(tài)i均與任意狀態(tài)“d”相容,任意狀態(tài)“d”與任意狀態(tài)“d”相容。iijiiji第六章異步時(shí)序邏輯電路第八十頁，共一百一十一頁，2022年，8月28日

2.化簡(jiǎn)的方法與一般步驟化簡(jiǎn)原始流程表與化簡(jiǎn)不完全給定狀態(tài)表的過程類似。

注意:

對(duì)各相容行類中的相容行進(jìn)行合并時(shí),當(dāng)輸出存在給定值和任意值“d”時(shí)，合并后取給定值；當(dāng)激勵(lì)狀態(tài)存在穩(wěn)定狀態(tài)和非穩(wěn)定狀態(tài)時(shí)，合并時(shí)取穩(wěn)定狀態(tài)；當(dāng)激勵(lì)狀態(tài)存在給定狀態(tài)和任意狀態(tài)“d”時(shí)，合并時(shí)取給定狀態(tài)。

一般步驟如下：

（1）作隱含表，找出相容行對(duì)；（2）作合并圖，求出最大相容行類；（3）從相容行類中選擇一個(gè)最小閉覆蓋；

（4）狀態(tài)行合并，作出最簡(jiǎn)流程表。第六章異步時(shí)序邏輯電路第八十一頁，共一百一十一頁，2022年，8月28日例化簡(jiǎn)如下原始流程表。第六章異步時(shí)序邏輯電路第八十二頁，共一百一十一頁，2022年，8月28日解根據(jù)化簡(jiǎn)原始流程表的方法和步驟，化簡(jiǎn)過程如下：（1）作隱含表，找相容行原始流程表對(duì)應(yīng)的隱含表如右下圖所示。根據(jù)相容行的判斷規(guī)則，可找出相容行對(duì)：(1，2)，(1，3)，(2，3)，(2，6)，(3，5)，(4，5)，(4，6)，(5，6)。第六章異步時(shí)序邏輯電路第八十三頁，共一百一十一頁，2022年，8月28日

(2)作合并圖，求最大相容行類根據(jù)所得出的相容行對(duì)，可作出合并圖如下圖所示。由合并圖可知，最大相容行類為：

(1，2，3)，(4，5，6)，

(3，5)，(2，6)。

(3)選擇一個(gè)最小閉覆蓋選擇最大相容行類構(gòu)成的集合{(1，2，3)，(4,5,6)}，便可滿足覆蓋、閉合和最小3個(gè)條件。所以，該集合即為原始流程表的最小閉覆蓋。第六章異步時(shí)序邏輯電路第八十四頁，共一百一十一頁，2022年，8月28日令：(1，2，3)

A，(4，5，6)

B，可得到最簡(jiǎn)流程表如下表所示。(4)作出最簡(jiǎn)流程表第六章異步時(shí)序邏輯電路第八十五頁，共一百一十一頁，2022年，8月28日

三.狀態(tài)編碼

狀態(tài)編碼的任務(wù)：

(1)根據(jù)化簡(jiǎn)后的狀態(tài)數(shù)目確定二進(jìn)制代碼的位數(shù)；

(2)選擇一種合適的狀態(tài)分配方案，將每個(gè)狀態(tài)用一個(gè)二進(jìn)制代碼表示。

注意：確定分配方案時(shí)應(yīng)考慮的主要問題是如何避免反饋回路之間的臨界競(jìng)爭(zhēng)，保證電路可靠地實(shí)現(xiàn)預(yù)定功能。常用的幾種方法:

1.相鄰狀態(tài)，相鄰分配相鄰狀態(tài)：是指穩(wěn)態(tài)下輸入取值作相鄰變化時(shí)，需要直接發(fā)生轉(zhuǎn)換的狀態(tài)。

相鄰分配：是指分配給相鄰狀態(tài)的代碼為相鄰代碼。第六章異步時(shí)序邏輯電路第八十六頁，共一百一十一頁，2022年，8月28日通常借助狀態(tài)相鄰圖確定流程表中各狀態(tài)的相鄰關(guān)系。

狀態(tài)相鄰圖:將流程表中的每一個(gè)狀態(tài)加圈表示，并從每一個(gè)穩(wěn)態(tài)出發(fā)，找出輸入取值作相鄰變化時(shí)的下一個(gè)穩(wěn)態(tài),用有向線段將其連接起來，表示這兩個(gè)狀態(tài)為相鄰狀態(tài)。

例對(duì)如下流程表進(jìn)行狀態(tài)編碼，求出二進(jìn)制流程表。

解:

根據(jù)“相鄰狀態(tài)，相鄰分配”的法則，首先根據(jù)流程表作出狀態(tài)相鄰圖。第六章異步時(shí)序邏輯電路第八十七頁，共一百一十一頁，2022年，8月28日根據(jù)流程表作出狀態(tài)相鄰圖如右下圖所示。狀態(tài)相鄰圖ACDB流程表中共有4個(gè)狀態(tài)，需兩位代碼,設(shè)二次狀態(tài)用y2、y1表示。根據(jù)相鄰圖，可選擇如右卡諾圖所示的狀態(tài)分配方案。

即用00表示A，01表示B，10表示C，11表示D。第六章異步時(shí)序邏輯電路第八十八頁，共一百一十一頁，2022年，8月28日將給定流程表中的狀態(tài)用相應(yīng)二進(jìn)制編碼表示，即可得到相應(yīng)二進(jìn)制流程表。該二進(jìn)制流程表，在任一穩(wěn)態(tài)下輸入信號(hào)發(fā)生允許變化時(shí)，均不會(huì)引起兩個(gè)狀態(tài)變量發(fā)生變化，因而從根本上消除了競(jìng)爭(zhēng)現(xiàn)象。A→00

B→01C→10

D→11第六章異步時(shí)序邏輯電路第八十九頁，共一百一十一頁，2022年，8月28日值得指出的是，并不是所有流程表都能直接用最少的二進(jìn)制代碼位數(shù)實(shí)現(xiàn)“相鄰狀態(tài)，相鄰分配”。

設(shè)狀態(tài)數(shù)為n，二進(jìn)制代碼位數(shù)為m，n和m的關(guān)系為2m≥n﹥2m-1由于一個(gè)m位代碼最多只有m個(gè)相鄰代碼，因此，當(dāng)相鄰圖上狀態(tài)的最大相鄰狀態(tài)數(shù)L大于m時(shí),則不可能用m位代碼實(shí)現(xiàn)相鄰分配。通常解決的辦法是增加二進(jìn)制代碼位數(shù)，實(shí)現(xiàn)相鄰分配。由于代碼位數(shù)對(duì)應(yīng)著電路中的反饋回路數(shù)，因此，這將增加電路的復(fù)雜性。第六章異步時(shí)序邏輯電路第九十頁，共一百一十一頁，2022年，8月28日對(duì)于某些流程表，盡管相鄰圖上狀態(tài)的最大相鄰狀態(tài)數(shù)L不大于狀態(tài)分配的最小代碼位數(shù)m，但狀態(tài)之間的相鄰關(guān)系形成由奇數(shù)個(gè)狀態(tài)構(gòu)成的閉環(huán)，因而無法直接實(shí)現(xiàn)狀態(tài)的相鄰分配。解決這類問題的一種常用的方法是通過增加過渡狀態(tài)，實(shí)現(xiàn)相鄰分配，得到一個(gè)無競(jìng)爭(zhēng)的二進(jìn)制流程表。2.增加過渡狀態(tài)，實(shí)現(xiàn)相鄰分配例

對(duì)如下流程表進(jìn)行狀態(tài)編碼，得到二進(jìn)制流程表。第六章異步時(shí)序邏輯電路第九十一頁，共一百一十一頁，2022年，8月28日解:

根據(jù)給定流程表可作出狀態(tài)相鄰圖如右下圖所示。盡管相鄰圖上每個(gè)狀態(tài)只有兩個(gè)相鄰狀態(tài)，但由于3個(gè)狀態(tài)之間的相鄰關(guān)系構(gòu)成一個(gè)閉環(huán)，所以，用兩位代碼無法滿足其相鄰關(guān)系。ABCABCD

如果在狀態(tài)A和C之間增加過渡狀態(tài)D，將A→C改為A→D→C,C→A改為C→D→A,即如右圖所示：第六章異步時(shí)序邏輯電路第九十二頁，共一百一十一頁，2022年，8月28日

在狀態(tài)A和C之間增加過渡狀態(tài)D后，可將流程表修改成如右下表所示。修改后的流程表中增加了新的一行，但該行沒有穩(wěn)定狀態(tài)，因?yàn)闋顟B(tài)D僅在穩(wěn)態(tài)A和C發(fā)生轉(zhuǎn)換時(shí)完成過渡作用。ABCD第六章異步時(shí)序邏輯電路第九十三頁，共一百一十一頁，2022年，8月28日

設(shè)二次狀態(tài)用y2、y1表示，相應(yīng)激勵(lì)狀態(tài)用Y2、Y1表示，令y2y1取值00表示A，01表示B，10表示D，11表示C，即可得到相應(yīng)二進(jìn)制流程表如右下表所示，該流程表描述的電路中不存在競(jìng)爭(zhēng)。ABCDCBDAy2y10101第六章異步時(shí)序邏輯電路第九十四頁，共一百一十一頁，2022年，8月28日

3.允許非臨界競(jìng)爭(zhēng)，避免臨界競(jìng)爭(zhēng)對(duì)于有的流程表，雖然無法用最少位數(shù)的代碼實(shí)現(xiàn)無競(jìng)爭(zhēng)的狀態(tài)分配，但可以通過將競(jìng)爭(zhēng)限制在只有一個(gè)穩(wěn)態(tài)的列，即允許非臨界競(jìng)爭(zhēng)，從而實(shí)現(xiàn)無臨界競(jìng)爭(zhēng)的狀態(tài)分配。

例對(duì)如下流程表進(jìn)行狀態(tài)編碼，得到二進(jìn)制流程表。第六章異步時(shí)序邏輯電路第九十五頁，共一百一十一頁，2022年，8月28日

解:給定流程表的狀態(tài)相鄰圖如右下圖所示。顯然，用兩位二進(jìn)制代碼無法實(shí)現(xiàn)相鄰狀態(tài)相鄰分配。但在該流程表中，狀態(tài)A和C之間的轉(zhuǎn)換只發(fā)生在x2x1=00和x2x1=01這兩列，而這兩列各只有一個(gè)穩(wěn)定狀態(tài)，這就意味著A和C發(fā)生轉(zhuǎn)換時(shí)，即使產(chǎn)生競(jìng)爭(zhēng)也屬于非臨界競(jìng)爭(zhēng)。即在狀態(tài)分配時(shí)A和C可以不相鄰。排除A和C的相鄰關(guān)系后，狀態(tài)編碼只需滿足A和B、A和D、D和C、C和B相鄰即可。ADCB第六章異步時(shí)序邏輯電路第九十六頁，共一百一十一頁，2022年，8月28日設(shè)二次狀態(tài)用y2、y1表示，令y2、y1取值00表示A，01表示B，10表示D，1