數(shù)字電路與非門第一頁(yè)，共五十三頁(yè)，2022年，8月28日了解基本數(shù)字電路的工作原理；熟悉基本數(shù)字電路的輸入輸出結(jié)構(gòu)、主要技術(shù)參數(shù)及主要用途；掌握常用觸發(fā)器的表示方式及觸發(fā)方式；了解可編程邏輯器件的特點(diǎn)。學(xué)習(xí)重點(diǎn)第四章基本數(shù)字電路第二頁(yè)，共五十三頁(yè)，2022年，8月28日第一節(jié)數(shù)字集成電路的分類集成邏輯門雙極型集成邏輯門MOS集成邏輯門按器件類型分PMOSNMOSCMOSHCMOS按集成度分SSI（100以下個(gè)等效門）MSI（〈103個(gè)等效門）LSI（〈104個(gè)等效門）VLSI（104～106個(gè)等效門）TTL、ECLI2L、HTL按功能分基本門電路、組合邏輯模塊觸發(fā)器、時(shí)序邏輯模塊、存儲(chǔ)器ULSI（>106個(gè)以上等效門）第三頁(yè)，共五十三頁(yè)，2022年，8月28日4-2-1典型TTL與非門工作原理TTL與非門TTL與非門工作原理TTL與非門的工作速度TTL與非門的外特性及主要參數(shù)三極管的開(kāi)關(guān)特性第二節(jié)基本邏輯門電路第四頁(yè)，共五十三頁(yè)，2022年，8月28日三極管的開(kāi)關(guān)特性共射極三極管電路及其輸出特性三極管的開(kāi)關(guān)特性t1為三極管由截止轉(zhuǎn)向?qū)ǖ难舆t時(shí)間，t2為三極管由截止轉(zhuǎn)向?qū)ǖ碾娏鹘r(shí)間，稱為上升時(shí)間，t3為三極管由導(dǎo)通轉(zhuǎn)向截止的存儲(chǔ)時(shí)間，t4為三極管由導(dǎo)通轉(zhuǎn)向截止的電流消失時(shí)間，稱為下降時(shí)間。因此，三極管的打開(kāi)時(shí)間為延遲時(shí)間與建立時(shí)間之和，即tON=t1+t2。三極管的關(guān)斷時(shí)間為存儲(chǔ)時(shí)間與下降時(shí)間之和，即tOFF=t3+t4。講義P201第五頁(yè)，共五十三頁(yè)，2022年，8月28日三極管的開(kāi)關(guān)特性等效理想三極管開(kāi)關(guān)特性第六頁(yè)，共五十三頁(yè)，2022年，8月28日TTL與非門電路輸入級(jí)由多發(fā)射極晶體管T1和基極電組R1組成，它實(shí)現(xiàn)了輸入變量A、B、C的與運(yùn)算。由T3、T4、T5和R4、R5組成其中T3、T4構(gòu)成復(fù)合管，與T5組成推拉式輸出結(jié)構(gòu)，具有較強(qiáng)的負(fù)載能力。中間級(jí)是放大級(jí)，由T2、R2和R3組成，T2的集電極C2和發(fā)射極E2可以分別提供兩個(gè)相位相反的電壓信號(hào)。第七頁(yè)，共五十三頁(yè)，2022年，8月28日TTL與非門工作原理輸入端至少有一個(gè)接低電平：0.3V3.6V3.6V1V3.6VT1管:A端發(fā)射結(jié)導(dǎo)通，Vb1=VA+Vbe1=1V，其它發(fā)射結(jié)均因反偏而截止。5-0.7-0.7=3.6VVb1=1V,所以T2、T5截止,VC2≈Vcc=5V。T3：微飽和狀態(tài)。T4：放大狀態(tài)。電路輸出高電平為：5V第八頁(yè)，共五十三頁(yè)，2022年，8月28日輸入端全為高電平：3.6V3.6V2.1V0.3VT1:Vb1=Vbc1+Vbe2+Vbe5=0.7V×3=2.1V因此輸出為邏輯低電平VOL=0.3V3.6V發(fā)射結(jié)反偏而集電極正偏，處于倒置放大狀態(tài)。T2：飽和狀態(tài)T3：Vc2=Vces2+Vbe5≈1V，使T3導(dǎo)通，Ve3=Vc2-Vbe3=1-0.7≈0.3V，使T4截止。T5處于深飽和狀態(tài)，TTL與非門工作原理第九頁(yè)，共五十三頁(yè)，2022年，8月28日輸入端全為高電平，輸出為低電平。輸入至少有一個(gè)為低電平時(shí)，輸出為高電平。由此可見(jiàn)電路的輸出和輸入之間滿足與非邏輯關(guān)系。T1：倒置放大狀態(tài)T2：飽和狀態(tài)T3：導(dǎo)通狀態(tài)T4：截止?fàn)顟B(tài)T5：深飽和狀態(tài)T2：截止?fàn)顟B(tài)T3：微飽和狀態(tài)T4：放大狀態(tài)T5：截止?fàn)顟B(tài)TTL與非門工作原理第十頁(yè)，共五十三頁(yè)，2022年，8月28日TTL與非門工作速度存在問(wèn)題：TTL門電路工作速度相對(duì)于MOS較快，但由于當(dāng)輸出為低電平時(shí)T5工作在深度飽和狀態(tài)，當(dāng)輸出由低轉(zhuǎn)為高電平，基區(qū)和集電區(qū)存儲(chǔ)電荷不能馬上消散，而影響工作速度。改進(jìn)型TTL與非門可能工作在飽和狀態(tài)下的晶體管T1、T2、T3、T5都用帶有肖特基勢(shì)壘二極管（SBD）的三極管代替，以限制其飽和深度，提高工作速度。第十一頁(yè)，共五十三頁(yè)，2022年，8月28日改進(jìn)型TTL與非門增加有源泄放電路1.提高工作速度由T6、R6和R3構(gòu)成的有源泄放電路來(lái)代替T2射極電阻R3減少了電路的開(kāi)啟時(shí)間縮短了電路關(guān)閉時(shí)間2.提高抗干擾能力T2、T5同時(shí)導(dǎo)通，因此電壓傳輸特性曲線過(guò)渡區(qū)變窄，曲線變陡，輸入低電平噪聲容限VNL提高了0.7V左右。第十二頁(yè)，共五十三頁(yè)，2022年，8月28日數(shù)字集成電路的主要技術(shù)特性P191一、輸入/輸出電壓VIH表示數(shù)字電路輸入高電平時(shí)允許的最低電平(又稱開(kāi)門電平Von)VIL表示數(shù)字電路輸入低電平是允許的最高電平(又稱關(guān)門電平Voff)

VOH表示數(shù)字電路輸出高電平時(shí)允許的最低電平(又稱標(biāo)準(zhǔn)高電平)VOL表示數(shù)字電路輸出低電平時(shí)允許的最高電平(又稱標(biāo)準(zhǔn)低電平)第十三頁(yè)，共五十三頁(yè)，2022年，8月28日電路類型輸出電平輸入電平電源頻率集成度功耗TTL2.4/0.42.0/0.854M<MHLSTTL2.4/0.42.0/0.83.38M<MHCMOS4.4/0.53.6/1.552M<LLHCMOS4.4/0.53.6/1.5510M<HL數(shù)字電路的邏輯電平

數(shù)字邏輯中的邏輯值1和0在數(shù)字電路里用高低電平來(lái)表示，但多高的電平是高電平、多低的電平是低電平，必須有一定的標(biāo)準(zhǔn)。不同工藝的數(shù)字集成電路具有不同的邏輯電平標(biāo)準(zhǔn)

第十四頁(yè)，共五十三頁(yè)，2022年，8月28日數(shù)字集成電路的主要技術(shù)特性二、抗干擾容限電平

當(dāng)輸入信號(hào)在一定范圍內(nèi)波動(dòng)時(shí)不會(huì)引起輸出電平的改變，這個(gè)波動(dòng)范圍就稱為輸入噪聲容限，用VNH和VNL來(lái)表示。即

VNH=VOHVIHVNL=VIL–VOL不同工藝的數(shù)字集成電路具有不同的噪聲容限第十五頁(yè)，共五十三頁(yè)，2022年，8月28日TTL“與非”門輸入電壓VI與輸出電壓VO之間的關(guān)系曲線，即VO=f（VI）。

截止區(qū)當(dāng)VI≤0.6V，Vb1≤1.3V時(shí)，T2、T5截止，輸出高電平VOH=3.6V。

線性區(qū)當(dāng)0.6V≤VI≤1.3V，0.7V≤Vb2＜1.4V時(shí)，T2導(dǎo)通，T5仍截止，VC2隨Vb2升高而下降，經(jīng)T3、T4兩級(jí)射隨器使VO下降。轉(zhuǎn)折區(qū)飽和區(qū)三、電壓傳輸特性數(shù)字集成電路的主要技術(shù)特性第十六頁(yè)，共五十三頁(yè)，2022年，8月28日數(shù)字集成電路的主要技術(shù)特性四、輸入特性輸入電流與輸入電壓之間的關(guān)系曲線，即II=f（VI）。假定輸入電流II流入T1發(fā)射極時(shí)方向?yàn)檎?，反之為?fù)。1.

輸入短路電流ISD（輸入低電平電流IIL）當(dāng)VIL=0V時(shí)由輸入端流出的電流

前級(jí)驅(qū)動(dòng)門導(dǎo)通時(shí)，IIL將灌入前級(jí)門，稱為灌電流負(fù)載。2.

輸入漏電流IIH（輸入高電平電流）指一個(gè)輸入端接高電平，其余輸入端接低電平，經(jīng)該輸入端流入的電流。約10μA左右。第十七頁(yè)，共五十三頁(yè)，2022年，8月28日1.扇入系數(shù)Ni是指合格的輸入端的個(gè)數(shù)。2.扇出系數(shù)NO是指在灌電流（輸出低電平）狀態(tài)下驅(qū)動(dòng)同類門的個(gè)數(shù)。其中IOLmax為最大允許灌電流，

IIL是一個(gè)負(fù)載門灌入本級(jí)的電流（≈1.4mA）。No越大，說(shuō)明門的負(fù)載能力越強(qiáng)。五、扇入、扇出系數(shù)數(shù)字集成電路的主要技術(shù)特性第十八頁(yè)，共五十三頁(yè)，2022年，8月28日六、

平均傳輸延遲時(shí)間tpd導(dǎo)通延遲時(shí)間tPHL

：輸入波形上升沿的50%幅值處到輸出波形下降沿50%幅值處所需要的時(shí)間。截止延遲時(shí)間tPLH：從輸入波形下降沿50%幅值處到輸出波形上升沿50%幅值處所需要的時(shí)間。平均傳輸延遲時(shí)間tpd：通常tPLH＞tPHL，tpd越小，電路的開(kāi)關(guān)速度越高。一般tpd=10ns～40ns輸入信號(hào)VI輸出信號(hào)V0數(shù)字集成電路的主要技術(shù)特性第十九頁(yè)，共五十三頁(yè)，2022年，8月28日數(shù)字集成電路的主要技術(shù)特性七、

使用時(shí)注意事項(xiàng)1．器件所允許使用的最高工作頻率（信號(hào)電平的維持時(shí)間不能過(guò)短）2．器件的功率損耗（是數(shù)字邏輯系統(tǒng)設(shè)計(jì)的基本依據(jù)之一）3．器件邏輯電平及器件之間的電平匹配4．器件的延遲特性

5．器件對(duì)電路噪聲的敏感性（抗干擾能力）

第二十頁(yè)，共五十三頁(yè)，2022年，8月28日第四章補(bǔ)充作業(yè)題(1)1.如圖(a)、(b)所示，試寫出F與A、B之間的電平關(guān)系表、真值表、邏輯式，并畫出等效的邏輯圖。圖（a)圖（b)2.如圖（C)所示，在TTL與非門電路輸入端接電阻RI,試計(jì)算RI=0.5KΩ和RI=2KΩ時(shí)的等效輸入電壓VI

。3k第二十一頁(yè)，共五十三頁(yè)，2022年，8月28日3.寫出下列邏輯器件的噪聲容限第四章補(bǔ)充作業(yè)題(1)電路類型輸出電平輸入電平電源頻率集成度功耗TTL2.4/0.42.0/0.854M<MHLSTTL2.4/0.42.0/0.83.38M<MHCMOS4.4/0.53.6/1.552M<LLHCMOS4.4/0.53.6/1.5510M<HL第二十二頁(yè)，共五十三頁(yè)，2022年，8月28日4-2-2其它類型TTL門電路三態(tài)邏輯門（TSL）集電極開(kāi)路TTL“與非”門（OC門）TTL子系列第二十三頁(yè)，共五十三頁(yè)，2022年，8月28日集電極開(kāi)路TTL“與非”門（OC門）10該與非門輸出高電平，T5截止。該與非門輸出低電平，T5導(dǎo)通。

TTL門輸出端并聯(lián)問(wèn)題當(dāng)將兩個(gè)TTL“與非”門輸出端直接并聯(lián)時(shí)：Vcc→R5→門1的T4→門2的T5產(chǎn)生一個(gè)很大的電流。產(chǎn)生一個(gè)大電流1.抬高門2輸出低電平;2.會(huì)因功耗過(guò)大損壞門器件。注：TTL輸出端不能直接并聯(lián)。第二十四頁(yè)，共五十三頁(yè)，2022年，8月28日TTL與非門電路集電極開(kāi)路TTL“與非”門（OC門）

OC門的結(jié)構(gòu)RLVC集電極開(kāi)路與非門（OC門）當(dāng)輸入端全為高電平時(shí)，T2、T5導(dǎo)通，輸出F為低電平；輸入端有一個(gè)為低電平時(shí)，T2、T5截止，輸出F高電平接近電源電壓VC。OC門完成“與非”邏輯功能。邏輯符號(hào)：輸出邏輯電平：低電平0.3V高電平為VC（5-30V）ABF第二十五頁(yè)，共五十三頁(yè)，2022年，8月28日

OC門實(shí)現(xiàn)“線與”邏輯FRLVC相當(dāng)于“與門”邏輯等效符號(hào)負(fù)載電阻RL的選擇（自看作考試內(nèi)容）集電極開(kāi)路TTL“與非”門（OC門）第二十六頁(yè)，共五十三頁(yè)，2022年，8月28日集電極開(kāi)路TTL“與非”門（OC門）

OC門應(yīng)用--電平轉(zhuǎn)換器OC門需外接電阻，所以電源VC可以選5V～30V。OC門作為TTL電路可以和其它不同類型不同電平的邏輯電路進(jìn)行連接。TTL電路驅(qū)動(dòng)CMOS電路圖CMOS電路的VDD=5V～18V，特別是VDD>VCC時(shí)，必須選用集電極開(kāi)路（OC門）TTL電路。CMOS電源電壓VDD=5V時(shí)，一般的TTL門可以直接驅(qū)動(dòng)CMOS門。第二十七頁(yè)，共五十三頁(yè)，2022年，8月28日三態(tài)邏輯門（TSL）

三態(tài)門工作原理TSL門輸出具有高、低電平狀態(tài)外，還有第三種輸出狀態(tài)—高阻狀態(tài)，又稱禁止態(tài)或失效態(tài)。非門，是三態(tài)門的狀態(tài)控制部分E使能端六管TTL與非門增加部分當(dāng)E=0時(shí)，T4輸出高電平VC=1，D2截止，此時(shí)后面電路執(zhí)行正常與非功能F=AB。101V1V輸出F端處于高阻狀態(tài)記為Z。T6、T7、T9、T10均截止Z當(dāng)E=1時(shí)，第二十八頁(yè)，共五十三頁(yè)，2022年，8月28日使能端的兩種控制方式低電平使能高電平使能三態(tài)門的邏輯符號(hào)ABFEFABE第二十九頁(yè)，共五十三頁(yè)，2022年，8月28日三態(tài)門的應(yīng)用1.三態(tài)門廣泛用于數(shù)據(jù)總線結(jié)構(gòu)任何時(shí)刻只能有一個(gè)控制端有效，即只有一個(gè)門處于數(shù)據(jù)傳輸，其它門處于禁止?fàn)顟B(tài)。2.雙向傳輸當(dāng)E=0時(shí)，門1工作，門2禁止，數(shù)據(jù)從A送到B；

當(dāng)E=1時(shí)，門1禁止，門2工作，數(shù)據(jù)從B送到A。三態(tài)邏輯門（TSL）總線提問(wèn)：用同一種使能功能的三態(tài)門如何構(gòu)成雙向數(shù)據(jù)傳輸？第三十頁(yè)，共五十三頁(yè)，2022年，8月28日隨著TTL電路結(jié)構(gòu)的改進(jìn)，目前TTL電路具有7種系列，如表4-2-1所示。見(jiàn)P212表4-2-6TTL子系列TTL子系列器件名說(shuō)明標(biāo)準(zhǔn)TTL

74××

最早的TTL電路

低功耗TTL

74L××

內(nèi)電阻增加，使得功率減小。已很少使用

高速TTL

74F××

減小內(nèi)電阻，輸出級(jí)使用達(dá)林頓結(jié)構(gòu)。已很少使用

低功耗肖特基TTL

74LS××

使用肖特基器件，在輸出級(jí)增加二極管電阻網(wǎng)絡(luò)

肖特基TTL

74S××

使用肖特基器件，減小電阻，靠增加功耗來(lái)提高速度高級(jí)低功耗肖特基TTL

74ALS××

使用肖特基器件，減小器件的幾何結(jié)構(gòu)

使用肖特基器件減小器件的幾何結(jié)構(gòu)

74AS××

增加電路的復(fù)雜程度，比ALS系列速度更高

第三十一頁(yè)，共五十三頁(yè)，2022年，8月28日4-2-3ECL集成邏輯門ECL“或/或非”門電路ECL門的主要優(yōu)缺點(diǎn)第三十二頁(yè)，共五十三頁(yè)，2022年，8月28日ECL“或/或非”門電路輸入級(jí)輸出級(jí)同時(shí)實(shí)現(xiàn)或/或非邏輯功能，為非飽和型電路。基準(zhǔn)電源--為T4管提供參考電壓VBB，選定VBB=-1.2V。第三十三頁(yè)，共五十三頁(yè)，2022年，8月28日邏輯符號(hào)邏輯表達(dá)式優(yōu)點(diǎn)1.開(kāi)關(guān)速度高2.邏輯功能強(qiáng)3.負(fù)載能力強(qiáng)缺點(diǎn)1.功耗較大2.抗干擾能力差：邏輯擺幅為0.8V左右，噪聲容限VN一般約300mV?；パa(bǔ)輸出端“或/或非”，且采用射極開(kāi)路形式，實(shí)現(xiàn)輸出變量的“線或”操作。ECL“或/或非”門電路第三十四頁(yè)，共五十三頁(yè)，2022年，8月28日4-2-4I2L集成邏輯門I2L基本單元電路I2L門電路I2L的主要優(yōu)缺點(diǎn)第三十五頁(yè)，共五十三頁(yè)，2022年，8月28日I2L基本單元電路

電路的組成射極加正電壓VE，構(gòu)成恒流源I0。I0多集電極晶體管T2、C1、C2、C3之間相互隔離。T2的驅(qū)動(dòng)電流是由T1射極注入的，故有注入邏輯。工作原理1.當(dāng)VA=0.1V低電平時(shí)，T2截止，I0從輸入端A流出，C1、C2和C3輸出高電平。2.當(dāng)A開(kāi)路（相當(dāng)于輸入高電平）時(shí)，I0流入T2的基極，T2飽和導(dǎo)通，C1、C2和C3輸出低電平。邏輯符號(hào)A--輸入C1、C2和C3--輸出電路的任何一個(gè)輸出與輸入之間都是“非”邏輯關(guān)系。電路可簡(jiǎn)化為：第三十六頁(yè)，共五十三頁(yè)，2022年，8月28日I2L門電路“與”門線與邏輯功能：F=AB“與或非”門VE用輸入變量來(lái)代替。邏輯功能：第三十七頁(yè)，共五十三頁(yè)，2022年，8月28日I2L的主要優(yōu)缺點(diǎn)優(yōu)點(diǎn)1.集成度高2.功耗小3.電源電壓范圍寬4.品質(zhì)因素最佳5.生產(chǎn)工藝簡(jiǎn)單電流在1nA～1mA范圍內(nèi)均能正常工作。I2L的品質(zhì)因數(shù)只有（0.1～1）pJ/門。缺點(diǎn)1.開(kāi)關(guān)速度低2.噪聲容限低I2L的邏輯擺幅僅700mV左右，比ECL還低，但其內(nèi)部噪聲小，因此電路能正常工作。3.多塊一起使用時(shí)，由于各管子輸入特性的離散性，基極電流分配會(huì)出現(xiàn)不均的現(xiàn)象，嚴(yán)重時(shí)電路無(wú)法正常工作。M=P（功率）·tpd（速度）表示門電路性能的優(yōu)劣，單位是皮焦(pJ)。第三十八頁(yè)，共五十三頁(yè)，2022年，8月28日4-2-5MOS集成邏輯門NMOS反相器NMOS門電路CMOS門電路第三十九頁(yè)，共五十三頁(yè)，2022年，8月28日NMOS反相器MOS管的開(kāi)關(guān)特性數(shù)字邏輯電路中的MOS管均是增強(qiáng)型MOS管，它具有以下特點(diǎn)：當(dāng)|UGS|>|UT|時(shí)，管子導(dǎo)通，導(dǎo)通電阻很小，相當(dāng)開(kāi)關(guān)閉合。當(dāng)|UGS|<|UT|時(shí)，管子截止，相當(dāng)于開(kāi)關(guān)斷開(kāi)。NMOS反相器

設(shè)電源電壓VDD=10V，開(kāi)啟電壓VT1=VT2=2V。1.A輸入高電平VIH=8V2.A輸入低電平VIL=0.3V電路執(zhí)行邏輯非功能工作管負(fù)載管T1、T2均導(dǎo)通，輸出為低電平VOL

≈0.3V。T1截止T2導(dǎo)通，電路輸出高電平VOH=VDD

-VT2=8V。第四十頁(yè)，共五十三頁(yè)，2022年，8月28日NMOS門電路NMOS與非門工作管串聯(lián)負(fù)載管工作原理：T1和T2都導(dǎo)通，輸出低電平。2.當(dāng)輸出端有一個(gè)為低電平時(shí)，與低電平相連的驅(qū)動(dòng)管就截止，輸出高電平。電路“與非”邏輯功能：注：增加扇入，只增加串聯(lián)驅(qū)動(dòng)管的個(gè)數(shù)，但扇入不宜過(guò)多，一般不超過(guò)3。11通通01.當(dāng)兩個(gè)輸入端A和B均為高電平時(shí)，01止通1第四十一頁(yè)，共五十三頁(yè)，2022年，8月28日CMOS電路CMOS反相器PMOSNMOS襯底與漏源間的PN結(jié)始終處于反偏，NMOS管的襯底總是接到電路的最低電位，PMOS管的襯底總是接到電路的最高電位。柵極相連作輸入端漏極相連作輸出端電源電壓VDD＞VT1+|VT2|，VDD適用范圍較大(3～18V)。VT1--NMOS的開(kāi)啟電壓;VT2--PMOS的開(kāi)啟電壓。工作原理：1.輸入為低電平VIL=0V時(shí)，VGS1＜VT1T1管截止；|VGS2|＞VT2電路中電流近似為零（忽略T1的截止漏電流）,VDD主要降落在T1上，輸出為高電平VOH≈VDD。T2導(dǎo)通。2.輸入為高電平VIH=VDD時(shí)，T1通T2止，VDD主要降在T2上，輸出為低電平VOL≈0V。實(shí)現(xiàn)邏輯“非”功能第四十二頁(yè)，共五十三頁(yè)，2022年，8月28日CMOS電路CMOS門電路1.與非門二輸入“與非”門電路結(jié)構(gòu)如圖。每個(gè)輸入端與一個(gè)NMOS管和一個(gè)PMOS管的柵極相連。當(dāng)A和B為高電平時(shí):1兩個(gè)并聯(lián)的PMOS管T3、T4兩個(gè)串聯(lián)的NMOST1、T2通通止止0101通止通1止當(dāng)A和B有一個(gè)或一個(gè)以上為低電平時(shí):電路輸出高電平輸出低電平電路實(shí)現(xiàn)“與非”邏輯功能第四十三頁(yè)，共五十三頁(yè)，2022年，8月28日CMOS電路CMOS門電路2.或非門二輸入“或非”門電路結(jié)構(gòu)如圖。當(dāng)A和B為低電平時(shí):10當(dāng)A和B有一個(gè)或一個(gè)以上為高電平時(shí):電路輸出低電平輸出高電平電路實(shí)現(xiàn)“或非”邏輯功能第四十四頁(yè)，共五十三頁(yè)，2022年，8月28日CMOS電路CMOS門電路的開(kāi)路輸出結(jié)構(gòu)

（OD門）Y=A+B第四十五頁(yè)，共五十三頁(yè)，2022年，8月28日CMOS電路CMOS門電路的三態(tài)輸出結(jié)構(gòu)

1AENENY第四十六頁(yè)，共五十三頁(yè)，2022年，8月28日A為使能端:A=1時(shí),F輸出高阻.A=0時(shí),UDDT2AT1T3BT4F（輸出）第四十七頁(yè)，共五十三頁(yè)，2022年，8月28日CMOS系列器件名說(shuō)明標(biāo)準(zhǔn)CMOS40××最早的CMOS電路，工作電源一般為15V。高速CMOS74HC××噪聲容限好，功耗低，工作電源5V。高速CM