電子類公司局部筆試題1、FpGA和ASIC的概念，他們的區(qū)別。答案：FpGA是可編程ASIC。ASIC:專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個用戶設(shè)計和制造的。根據(jù)一個用戶的特定要求，能以低研制本錢，短、交貨周期供貨的全定制，半定制集成電路。與門陣列等其它ASIC（ApplicationSpecificIC）相比，它們又具有設(shè)計開發(fā)周期短、設(shè)計制造本錢低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實(shí)時在線檢驗(yàn)等優(yōu)點(diǎn)。2、建立時間是指觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應(yīng)提前時鐘上升沿（如上升沿有效）T時間到達(dá)芯片，這個T就是建立時間-Setuptime.如不滿足setuptime,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時間是指觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。如果holdtime不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。建立時間是指在時鐘邊沿前，數(shù)據(jù)信號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間。如果不滿足建立和保持時間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會出現(xiàn)metastability（亞穩(wěn)態(tài)）的情況。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？（漢王筆試）在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時，導(dǎo)致到達(dá)該門的時間不一致叫競爭。產(chǎn)生毛刺叫冒險。如果布爾式中有相反的信號那么可能產(chǎn)生競爭和冒險現(xiàn)象。解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。4、列舉幾種集成電路典型工藝。工藝上常提到0.25,0.18指的是什么？（仕蘭微面試題目）制造工藝：我們經(jīng)常說的0.18微米、0.13微米制程，就是指制造工藝了。制造工藝直接關(guān)系到cpu的電氣性能。而0.18微米、0.13微米這個尺度就是指的是cpu核心中線路的寬度。線寬越小，cpu的功耗和發(fā)熱量就越低，并可以工作在更高的頻率上了。所以以前0.18微米的cpu最高的頻率比擬低，用0.13微米制造工藝的cpu會比0.18微米的制造工藝的發(fā)熱量低都是這個道理了。5、集成電路前端設(shè)計流程，寫出相關(guān)的工具。（揚(yáng)智電子筆試先介紹下IC開發(fā)流程：1.）代碼輸入（designinput）用vhdl或者是verilog語言來完成器件的功能描述，生成hdl代碼語言輸入工具：SUMMITVISUALHDLMENTORRENIOR圖形輸入:poser（cadence）;viewlogic(viewdraw)2.)電路仿真(circuitsimulation)將vhd代碼進(jìn)行先前邏輯仿真，驗(yàn)證功能描述是否正確數(shù)字電路仿真工具：Verolog：CADENCEVerolig-XLSYNOpSYSVCSMENTORModle-simVHDLCADENCENC-vhdlSYNOpSYSVSSMENTORModle-sim模擬電路仿真工具：***ANTIHSpicepspice，spectremicromicrowave:eesofthp6、邏輯綜合(synthesistools)邏輯綜合工具可以將設(shè)計思想vhd代碼轉(zhuǎn)化成對應(yīng)一定工藝手段的門級電路；將初級仿真中所沒有考慮的門沿(gatesdelay)反標(biāo)到生成的門級網(wǎng)表中,返回電路仿真階段進(jìn)行再仿真。最終仿真結(jié)果生成的網(wǎng)表稱為物理網(wǎng)表。7、解釋setup和holdtimeviolation,畫圖說明，并說明解決方法。(威盛VIAxx.11.06上海筆試試題)Setup/holdtime是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發(fā)器的時鐘信號上升沿到來以前,數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應(yīng)提前時鐘上升沿(如上升沿有效)T時間到達(dá)芯片，這個T就是建立時間-Setuptime.如不滿足setuptime,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時間是指觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。如果holdtime不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。建立時間(SetupTime)和保持時間(Holdtime）。建立時間是指在時鐘邊沿前，數(shù)據(jù)信號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間。如果不滿足建立和保持時間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會出現(xiàn)metastability的情況。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。8、什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？（漢王筆試在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時，導(dǎo)致到達(dá)該門的時間不一致叫競爭。產(chǎn)生毛刺叫冒險。如果布爾式中有相反的信號那么可能產(chǎn)生競爭和冒險現(xiàn)象。解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。9、如何解決亞穩(wěn)態(tài)。（飛利浦－大唐筆試）亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)到達(dá)一個可確認(rèn)的狀態(tài)。當(dāng)一個觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時，既無法預(yù)測該單元的輸出電平，也無法預(yù)測何時輸出才能穩(wěn)定在某個正確的電平上。在這個穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。解決方法：降低系統(tǒng)時鐘頻率用反響更快的FF引入同步機(jī)制，防止亞穩(wěn)態(tài)傳播改善時鐘質(zhì)量，用邊沿變化快速的時鐘信號，關(guān)鍵是器件使用比擬好的工藝和時鐘周期的裕量要大。10、IC設(shè)計中同步復(fù)位與異步復(fù)位的區(qū)別。（南山之橋）同步復(fù)位在時鐘沿采復(fù)位信號，完成復(fù)位動作。異步復(fù)位不管時鐘，只要復(fù)位信號滿足條件，就完成復(fù)位動作。異步復(fù)位對復(fù)位信號要求比擬高，不能有毛刺，如果其與時鐘關(guān)系不確定，也可能出現(xiàn)亞穩(wěn)態(tài)。11、多時域設(shè)計中,如何處理信號跨時域。（南山之橋）不同的時鐘域之間信號通信時需要進(jìn)行同步處理，這樣可以防止新時鐘域中第一級觸發(fā)器的亞穩(wěn)態(tài)信號對下級邏輯造成影響，其中對于單個控制信號可以用兩級同步器，如電平、邊沿檢測和脈沖，對多位信號可以用FIFO,雙口RAM,握手信號等?？鐣r域的信號要經(jīng)過同步器同步，防止亞穩(wěn)態(tài)傳播。例如：時鐘域1中的一個信號,要送到時鐘域2,那么在這個信號送到時鐘域2之前,要先經(jīng)過時鐘域2的同步器同步后,才能進(jìn)入時鐘域2這個同步器就是兩級d觸發(fā)器，其時鐘為時鐘域2的時鐘。這樣做是怕時鐘域1中的這個信號,可能不滿足時鐘域2中觸發(fā)器的建立保持時間，而產(chǎn)生亞穩(wěn)態(tài)，因?yàn)樗鼈冎g沒有必然關(guān)系，是異步的。這樣做只能防止亞穩(wěn)態(tài)傳播，但不能保證采進(jìn)來的數(shù)據(jù)的正確性。所以通常只同步很少位數(shù)的信號。比方控制信號，或地址。當(dāng)同步的是地址時，一般該地址應(yīng)采用格雷碼，因?yàn)楦窭状a每次只變一位，相當(dāng)于每次只有一個同步器在起作用，這樣可以降低出錯概率，象異步FIFO的設(shè)計中，比擬讀寫地址的大小時，就是用這種方法。如果兩個時鐘域之間傳送大量的數(shù)據(jù)，可以用異步FIFO來解決問題。12、給了reg的setup,hold時間，求中間組合邏輯的delay范圍。（飛利浦－大唐筆試）Delayperiodsetup-hold13、時鐘周期為T,觸發(fā)器D1的存放器到輸出時間最大為Tlmax,最小為T1min。組合邏輯電路最大延遲為T2max,最小為T2min。問,觸發(fā)器D2的建立時間T3和保持時間應(yīng)滿足什么條件。（華為）T3setup>T+T2max,T3hold>T1min+T2min14、說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點(diǎn)。（威盛VIAxx.11.06上海筆試試題）靜態(tài)時序分析是采用窮盡分析方法來提取出整個電路存在的所有時序路徑，計算信號在這些路徑上的傳播延時，檢查信號的建立和保持時間是否滿足時序要求，通過對最大路徑延時和最小路徑延時的分析，找出違背時序約束的錯誤。它不需要輸入向量就能窮盡所有的路徑，且運(yùn)行速度很快、占用內(nèi)存較少，不僅可以對芯片設(shè)計進(jìn)行全面的時序功能檢查，而且還可利用時序分析的結(jié)果來優(yōu)化設(shè)計，因此靜態(tài)時序分析已經(jīng)越來越多地被用到數(shù)字集成電路設(shè)計的驗(yàn)證中。動態(tài)時序模擬就是通常的仿真，因?yàn)椴豢赡墚a(chǎn)生完備的測試向量，覆蓋門級網(wǎng)表中的每一條路徑。因此在動態(tài)時序分析中，無法暴露一些路徑上可能存在的時序問題；15、同步電路和異步電路的區(qū)別是什么？同步電路：存儲電路中所有觸發(fā)器的時鐘輸入端都接同一個時鐘脈沖源，因而所有觸發(fā)器的狀態(tài)的變化都與所加的時鐘脈沖信號同步。異步電路：電路沒有統(tǒng)一的時鐘，有些觸發(fā)器的時鐘輸入端與時鐘脈沖源相連，這有這些觸發(fā)器的狀態(tài)變化與時鐘脈沖同步，而其他的觸發(fā)器的狀態(tài)變化不與時鐘脈沖同步。16、什么是NMOS、pMOS、CMOS?什么是增強(qiáng)型、耗盡型？什么是pNp、NpN?他們有什么差異？MOS場效應(yīng)管即金屬-氧化物-半導(dǎo)體型場效應(yīng)管，英文縮寫為MOSFET（Metal-Oxide-SemiconductorField-Effect-Transistor），屬于絕緣柵型。其主要特點(diǎn)是在金屬柵極與溝道之間有一層二氧化硅絕緣層，因此具有很高的輸入電阻（最高可達(dá)1015Q）。它也分N溝道管和p溝道管，符號如圖1所示。通常是將襯底（基板）與源極S接在一起。根據(jù)導(dǎo)電方式的不同，MOSFET又分增強(qiáng)型、耗盡型。所謂增強(qiáng)型是指：當(dāng)VGS=0時管子是呈截止?fàn)顟B(tài)，加上正確的VGS后，多數(shù)載流子被吸引到柵極，從而“增強(qiáng)”了該區(qū)域的載流子，形成導(dǎo)電溝道。耗盡型那么是指，當(dāng)VGS=0時即形成溝道，加上正確的VGS時，能使多數(shù)載流子流出溝道，因而“耗盡”了載流子，使管子轉(zhuǎn)向截止。pNp與NpN的區(qū)別在外表上是以pN結(jié)的方向來定義的，實(shí)際上是以三極管的結(jié)構(gòu)材料來區(qū)分的。pNp是兩邊的棒料是鎵，中間的是硅。鎵是第三主族的元素，其核外為三個電子，硅是第四主族的元素，其核外有四個電子，這樣在兩個pN的方向上的順序是p—N－N的關(guān)系；相反NpN是兩邊的材料是硅，中間的是鎵，形成的pN結(jié)順序?yàn)镹—p—N的關(guān)系。順便說明：p的意思是在pN結(jié)上缺少電子，以空穴為主導(dǎo)電的材料，也叫p型材料；N的意思是在pN結(jié)上有多余的電子，以電子為主導(dǎo)電的材料，也叫N型材料。17、設(shè)計原理系統(tǒng)設(shè)計框圖如圖1所示。根據(jù)不同分頻系數(shù)設(shè)置適當(dāng)?shù)挠嫈?shù)器周期，每個計數(shù)值對應(yīng)輸入時鐘信號fi的一個周期，讓q0只在fi的上升沿及適當(dāng)?shù)挠嫈?shù)范圍內(nèi)產(chǎn)生高電平，最后將q0和ql進(jìn)行邏輯或操作，進(jìn)而得到所需的分頻信號fo。q1的作用是在奇數(shù)分頻中補(bǔ)足下降沿處半個時鐘周期，使其等占空比，以及在半整數(shù)分頻中，在時鐘下降沿處產(chǎn)生分頻信號的上升沿，以實(shí)現(xiàn)半整數(shù)分頻。下面介紹如何確定計數(shù)器周期以及q0、q1產(chǎn)生高電平輸出時各自的計數(shù)范圍。為表達(dá)方便，現(xiàn)規(guī)定如下標(biāo)記：分頻系數(shù)為divide(MAXdownto0)，其中MAX是分頻數(shù)對應(yīng)二進(jìn)制數(shù)的最高位，對于半整數(shù)分頻，最低位即第0位為小數(shù)位；q0count和q1count分別為q0和q1產(chǎn)生高電平的計數(shù)范圍，并記divide(MAXdownto為a，divide(MAXdownto為b，divide(MAXdownto0)－1為c。1.1偶數(shù)及奇數(shù)分頻計數(shù)器周期都為0到c。等占空比的偶數(shù)分頻很容易實(shí)現(xiàn)，在此不加表達(dá)。對奇數(shù)分頻，只需當(dāng)q0countVa時q0輸出高電平，當(dāng)qlcount=a—1時q1輸出一個周期的高電平，其他情況下q0和ql都為低電平，然后把q0和ql邏輯或，所得的輸出fo就是所需的基數(shù)分頻時鐘信號。l.2半整數(shù)分頻計數(shù)器周期為0到c。如果整數(shù)局部是偶數(shù)，只需當(dāng)q0countVb時q0輸出高電平，當(dāng)bWqlcountVa+b時ql輸出高電平，其他情況下，q0和ql都為低電平；如果整數(shù)局部是奇數(shù)，只需當(dāng)qOcounWb時q0輸出高電平，當(dāng)bWqlcountWa+b輸出高電平，其他情況下q0和ql都為低電平，然后把q0和ql邏輯或所得輸出f0即所需的半整數(shù)分頻時鐘信號。l8、latch與DFF的區(qū)別收集了一下網(wǎng)上資源，總結(jié)如下：1、latch由電平觸發(fā)，非同步控制。在使能信號有效時latch相當(dāng)于通路，在使能信號無效時latch保持輸出狀態(tài)。DFF由時鐘沿觸發(fā)，同步控制。2、latch容易產(chǎn)生毛刺（glitch），DFF那么不易產(chǎn)生毛刺。3、如果使用門電路來搭建latch和DFF，那么latch消耗的門資源比DFF要少，這是latch比DFF優(yōu)越的地方。所以，在ASIC中使用latch的集成度比DFF高，但在FpGA中正好相反，因?yàn)镕pGA中沒有標(biāo)準(zhǔn)的latch單元，但有DFF單元，一個LATCH需要多個LE才能實(shí)現(xiàn)。4、latch將靜態(tài)時序分析變得極為復(fù)雜。一般的設(shè)計規(guī)那么是：在絕大多數(shù)設(shè)計中防止產(chǎn)生latch。它會讓您設(shè)計的時序完蛋，并且它的隱蔽性很強(qiáng)，非老