數(shù)字電路自動化設計演示文稿當前1頁，總共52頁。優(yōu)選數(shù)字電路自動化設計當前2頁，總共52頁。DesignFlowLEDAVCSDC,ISEFMPTICC,AstroPrimeRailDFTCompilerStarRCVirtuoso,Cadence3當前3頁，總共52頁。綜合的定義邏輯綜合：決定設計電路邏輯門的相互連接。邏輯綜合的目的：決定電路門級結構、尋求時序和與面積的平衡、尋求功耗與時序的平衡、增強電路的測試性。邏輯綜合的過程：首先，綜合工具分析HDL代碼，用一種模型(GTECH)，對HDL進行映射，這個模型是與技術庫無關的；然后，在設計者的控制下，對這個模型進行邏輯優(yōu)化；最后一步，進行邏輯映射和門級優(yōu)化，將邏輯根據(jù)約束，映射為專門的技術目標單元庫（targetcelllibrary）中的cell，形成了綜合后的網(wǎng)表。當前4頁，總共52頁。ASICdesignflow

VerifiedRTLDesignConstraintsIPandLibraryModelsLogicSynthesisoptimization&scaninsertionStaticTimingAnalysisFormalverificationFloorplanplacement,CTInsertion&GlobalroutingTransferclocktreetoDCPostglobalrouteStaticTimingAnalysisDetailroutingPost-layoutOptimization(in-placeoptimization(IPO))StaticTimingAnalysisTapeoutTimeok?Timeok?nonoTimeok?no當前5頁，總共52頁。ASICdesignflow設計舉例，tap控制器，已完成代碼編寫及功能仿真：Tap_controller.vTap_bypass.vTap_instruction.vTap_state.v完成全部設計還需經(jīng)過如下幾個步驟：Pre_layoutSynthesisSTAusingPrimeTimeSDFgenerationVerificationFloorolanningandRoutingPost_layout反標來自layouttool的信息，STAusingPrimeTimePost-layoutOptimizationFixHold-TimeViolation當前6頁，總共52頁。ASICdesignflowInitialSetup:建立設計環(huán)境，技術庫文件及其它設計環(huán)境設置。

DC.synopsys_dc.setup文件

company=“ztecorporation”;designer=“name”;technology=“0.25micron”search_path=search_path+{“.”

“/usr/golden/library/std_cells”\

“/usr/golden/library/pads”}target_library={std_cells_lib.db}link_library={“*”,std_cells_lib.db,pad_lib.db}symbol_library={std_cells.sdb,pad_lib.sdb}當前7頁，總共52頁。ASICdesignflowSynthesis:利用約束完成設計的門及實現(xiàn)及掃描插入Constrainscripts/*Createrealclockifclockportisfound*/if(find(port,clk)=={"clk"}){clk_name=clkcreate_clock-periodclk_periodclk}/*Createvirtualclockifclockportisnotfound*/if(find(port,clk)=={}){clk_name=vclkcreate_clock-periodclk_period-namevclk}當前8頁，總共52頁。ASICdesignflowConstrainscripts（續(xù)）

/*ApplydefaultdrivestrengthsandtypicalloadsforI/Oports*/set_load1.5all_outputs()set_driving_cell-cellIVall_inputs()/*Ifrealclock,setinfinitedrivestrength*/if(find(port,clk)=={"clk"}){set_drive0clk}/*Applydefaulttimingconstraintsformodules*/set_input_delay1.2all_inputs()-clockclk_nameset_output_delay1.5all_outputs()-clockclk_nameset_clock_skew-minus_uncertainty0.45clk_name/*Setoperatingconditions*/set_operating_conditionsWCCOM/*TurnonAutoWireloadselectionLibrarymustsupportthisfeature*/auto_wire_load_selection=true當前9頁，總共52頁。ASICdesignflowCompileandscaninsert的scripts,采用bottom_up的編譯方法set_fix_multiple_port_net–buffer_constants–allcompile–scancheck_testcreate_test_pattern–sample10preview_scaninsert_scancheck_test如果模塊內的子模塊具有dont_touch屬性需添加如下命令，因要插入掃描remove_attributefind(-hierarchydesign,”*”)dont_touchWritenetlistremove_unconnected_portsfind(-hierarchycell,”*”)change_names–hierarchy–rulesBORGset_dont_touchcurrent_designwrite–herarchy–outputactive_design+”.db”write–formatverilog–hierarchy–outputactive_design+”.sv”當前10頁，總共52頁。ASICdesignflowPre_layout的STA：用DC的靜態(tài)時序分析引擎做block的STA,用PrimeTime做full_chip的STA。Setup_time分析Hold_time分析其時序約束和提供給DC做邏輯綜合的約束相同。靜態(tài)時序分析同綜合一樣，是一個迭代的過程，和cell的位置及布線關系密切，通常都執(zhí)行多次，直到滿足需要。當前11頁，總共52頁。ASICdesignflowSDFgeneration,pre_layout的SDF文件，用于pre_layout

timing仿真,同時還需提供時序約束文件（SDF格式）給layouttool做布局布線。script文件如下：

active_design=tap_controller

readactive_designcurrent_designactive_designlinkCreate_clock–period33–waveform{016.5}tckSet_dont_touch_network{tcktrst}

set_clock_skew–delay2.0–minus_uncertainty3.0tckset_driving_cell–cellBUFF1X–pinZall_inputs()set_drive0{tcktrst}set_input_delay20.0–clocktck–maxall_inputs()set_output_delay10.0–clocktck–maxall_outputs()write_timing–formatsdf-v2.1\-outputactive_design+”.sdf”write_constraints–formatsdf–cover_design\-outputconstraints.sdf當前12頁，總共52頁。ASICdesignflowVerification利用SDF文件進行動態(tài)時序仿真:利用功能仿真時。用verilog編寫的test_bench文件形式驗證:利用數(shù)學算法檢查設計的邏輯的等效性，靜態(tài)驗證，需要的時間比動態(tài)仿真少，驗證全面。在這里驗證RTL描述與gate_level網(wǎng)表的邏輯等效性。FloorolanningandglobalRouting；Estimated寄生電容和RCdelay的抽取；利用抽取的參數(shù)靜態(tài)時序分析，若時序不滿足要求，生成customwire_load做incrementalsynthesis即post_layout的優(yōu)化,采用reoptimize_design–in_place命令，其script文件需反標抽取的參數(shù)到設計；Detailrouting；real寄生電容和RCdelay的抽取；利用抽取的參數(shù)靜態(tài)時序分析，修正hold_time如需要做post_layout的優(yōu)化；生成post_layout的SDF文件,做gate_level仿真驗證；當前13頁，總共52頁。ASICdesignflowECOEngineeringchangeorder,不屬于正常的ASIC流程,一般只有在ASIC設計的后期，需要改變網(wǎng)表，可利用ECO,例如,在tape-out(sign-off)以后，遇見設計的硬件bug。采用ECO可僅對設計的一小部分重新布線不影響chip其他部分的位置及時序，通常，修改不能大于10%。最新版本的DC提供由ECOcompiler,可使設計者手工修改網(wǎng)表，節(jié)省時間。一些layout工具也具有ECO功能。當前14頁，總共52頁。DC介紹SynopsysDesignCompiler,是一個基于UNIX系統(tǒng)，通過命令行進行交互的綜合工具，除了綜合之外，它還含有一個靜態(tài)時序分析引擎及FPGA和LTL(links-to-layout)的解決方案。我們就以下幾個方面對DC做以介紹：script文件：由DC的命令構成，可使DC自動完成綜合的整個過程。DC支持的對象、變量、屬性DC支持的文件格式及類型DC在HDL代碼中的編譯開關，控制綜合過程Translate_off/translate_on:指示DC終止或開始verilog源代碼轉換的位置。full_case:阻止case語句在不完全條件下生成latch。當前15頁，總共52頁。綜合環(huán)境建立在綜合之前必須用setup文件配置綜合的環(huán)境，下面，我們就以下幾個方面對setup文件進行介紹：setup文件的位置setup文件的內容setup文件舉例當前16頁，總共52頁。綜合環(huán)境建立setup文件的位置：由一個setup文件提供，文件名必須為“.synopsys_dc.setup”,通過向相關環(huán)境變量賦值，定義技術庫的位置及綜合需要參數(shù)。setup文件的位置如下：Synopsysinstallationdirectory：它用于卸載Synopsys技術獨立庫及別的參數(shù)，不包含設計相關的數(shù)據(jù)。Usershomedirector：用的setup信息。Projectworkingdirectory：設計的setup信息DC按以上順序依次讀取setup文件，最后一個讀取的setup文件將覆蓋前面讀取的setup文件。將設計相關的startup文件放于Projectworkingdirectory下。

當前17頁，總共52頁。綜合環(huán)境建立Startup文件必須定義如下變量：Search_path:指明庫文件的位置Target_library:既技術庫，由生產廠家提供，該庫中的cells,被DC用于邏輯映射。Targetlibrary的文件名應包含在Linklibrary的文件清單中，用于DC讀取門級網(wǎng)表。Link_library:該庫中的cells,DC無法進行映射，例如：RAM,ROM及Pad，在RTL設計中，這些cells以實例化的方式引用。Symbol_library:該庫文件包含技術庫中cells的圖形表示，用于DA生成門級示意圖。Target_library和Link_library為設計者提供了將門級網(wǎng)表從一種技術在映射到另一種技術的方法，將舊的Targetlibrary文件名包含在Link_library的文件清單中，而Target_library包含新的Targetlibrary文件名，利用translate命令實現(xiàn)。當前18頁，總共52頁。綜合環(huán)境建立設計相關的startup文件的例子：.synopsys_dc.setup文件

company=“ztecorporation”;designer=“name”;technology=“0.25micron”search_path=search_path+{“.”

“/usr/golden/library/std_cells”\

“/usr/golden/library/pads”}target_library={std_cells_lib.db}link_library={“*”,std_cells_lib.db,pad_lib.db}symbol_library={std_cells.sdb,pad_lib.sdb}

其它的環(huán)境變量的設置參看DC的操作手冊。當前19頁，總共52頁。邏輯綜合的過程DC通過Script文件，自動完成模塊的綜合過程，其內容如下：RTLdesignentryEnvironmentconstraintsDesignandclockconstraintsCompiledesignintomappedgatesOptimizingdesignanalyzethesynthesisresultsanddebugpotentialproblems.SavedesignnetlistReportconstraints(Optional)Applycriticalpathconstraints(Optional)Secondcompiletoimprovecriticalpaths(Optional)Secondpathcompileconstraintreport當前20頁，總共52頁。Environmentconstraints功能：定義設計的工藝參數(shù)，I/O端口屬性，統(tǒng)計wire-load模型。下圖解釋了描述設計環(huán)境約束的DC命令：set_max_capacitanceset_max_transition&set_max_fanoutoninput&outputportsorcurrent_design;BlockBClockDividerLogicBlockAset_loadonoutputset_operating_conditionsonthewholedesignclkset_driveonClockset_driving_celloninputsignalsset_loadoninputsset_wire_loadforeachblock,includingtoplevelToplevel當前21頁，總共52頁。EnvironmentconstraintsSet_operating_conditions<nameofoperatingconditions>用于描述操作條件：process,voltage,temperature,

cell和wire的delay和操作條件呈線性關系。如：Set_operating_conditionsWORST（或TYPICAL、BEST)命令set_operating_conditions–minBEST–maxWORST用于指示DC對設計的WORST和BEST條件，同時優(yōu)化。

當前22頁，總共52頁。EnvironmentconstraintsSet_wire_load<wire-loadmodel>-mode<top|enclosed|segmented>

向DC提供wire_load信息，通常技術庫里包含許多負載模型，每一種wire-load模型都代表一定模塊的尺寸，模擬模塊內部nets的delay，用戶也可以創(chuàng)建自己的wire_load模型去模擬各設計模塊的netloading。這有三種wire-loadmode：top,enclosed,segmented,用于模擬各設計層次的netwire_load的關系。Top:所有層次子模塊的wire_load和top-level相同，如果用戶計劃flatten設計去layout可選擇此模式編譯子模塊；Enclosed：子模塊net的wire_load和enclosed它的最小模塊相同，推薦用于在layout后logicalandphysicalhierarchy相似的設計；Segmented：子模塊之間net的wire_load和enclosed該net的模塊相同,需技術庫提供Segmented

wire_load,一般不常用；

wire_load模型的選擇很重要，太悲觀或太樂觀的模型都將產生綜合的迭帶，在pre-layout的綜合中應選用悲觀的模型。命令格式如下：dc_shell>set_wire_loadMEDIUM–modetop當前23頁，總共52頁。Environmentconstraints當前24頁，總共52頁。Environmentconstraints

Set_load<value><objectlist>定義nets或ports的電容負載，為了保證輸出路徑的時序，例如：

當前25頁，總共52頁。EnvironmentconstraintsSet_drive<value><objectlist>:主要用于模塊的inputport,0表是最大的驅動強度通常用于clockport，例如：set_drive0{CLKRST}。

set_driving_cell-cell<cellname>-pin<pinname><objectlist>:模擬inputport驅動cell的驅動阻抗，為了保證輸出路徑的時序，確定輸入信號的transitiontime例如：

當前26頁，總共52頁。EnvironmentconstraintsSet_min_library<maxlibraryfilename>-min_version<minlibraryfilename>允許用戶同時設置worst-case和best-caselibraries,從而在初步編譯時，DC修正hold-time沖突時，驗證setup-time沖突。也可用于在編譯時修正hold-time沖突。DRC的設計規(guī)則約束：set_max_transition<value><objectlist>set_max_capacitance<value><objectlist>set_max_fanout<value><objectlist>

這些約束用于的inputports，outputports或current_design,一般在技術庫內部設置.當技術庫的內部設置不能滿足時，可用以上命令設置。例如;

set_max_transition0.3current_designset_max_capacitance1.5find(port,”out1”)set_max_fanout3.0all_outputs()當前27頁，總共52頁。designandclockconstraints功能：描述設計的目標，包括時序和面積約束，要注意約束必須是可實現(xiàn)的，否則會導致面積超額，功耗增加或時序不能滿足要求。設計約束的DC命令如下：set_output_delayonoutputBlockBClockDividerLogicBlockAclkCreate_clock&set_clock_skewset_input_delayoninputsignalsset_max_areaforeachblock,Toplevel當前28頁，總共52頁。designandclockconstraints

主要包括兩點約束綜合模塊的最大面積（set_max_area）約束綜合模塊timingpath(Create_clock,Set_input_delay,Set_output_delay)

當前29頁，總共52頁。designandclockconstraints時鐘描述

時鐘的描述在設計中很關鍵，傳統(tǒng)上，在clocksource加很大的buffer去驅動整個時鐘網(wǎng)絡，布線時，使時鐘網(wǎng)絡成魚骨狀，用于減少時鐘網(wǎng)絡延時和clock_skew。對于VDSM，傳統(tǒng)的方法已不適用，而是由layout工具根據(jù)cell的位置綜合時鐘樹，以滿足我們對時鐘的需求。下面，我們介紹一下描述時鐘的DC命令。時鐘DC命令介紹Create_clock:用于定義時鐘的周期和波形（duty及起始沿）；例如：create_clock–period40–waveform{020}CLK周期40ns上升沿0ns,下降沿20ns;對于僅包含組合邏輯的模塊，為了定義該模塊的延時約束，需創(chuàng)造一個虛擬時鐘定義相對于虛擬時鐘的輸入輸出延時。例如：

create_clock-namevTEMP_CLK

-period20Set_clock_transition:在pre_layout必須設置一個固定的transition值(由技術庫提供），因為時鐘網(wǎng)有很大的fanout.這樣可使DC根據(jù)該時鐘計算實際的延時值。當前30頁，總共52頁。designandclockconstraintsSet_clock_skew：設置時鐘的skew及delay，pre_layout和post_layout命令選項不一樣。-propagated選項讓DC計算時鐘的skew。

當前31頁，總共52頁。designandclockconstraints例如：Set_clock_skew–uncertainty0.5CLK

當前32頁，總共52頁。designandclockconstraintsPre-layout時鐘DC命令介紹:估計時鐘樹的延時和抖動，DC命令如下:

create_clock–period40–waveform{020}CLKSet_clock_skew–delay2.5–uncertainty0.5CLKSet_clock_transition0.2CLKset_dont_touch_networkCLKset_drive0CLK

考慮到layout后時鐘網(wǎng)絡的變化可若下設置時鐘skew：set_clock_skew–delay2.5–minus_uncertainty2.0–plus_uncertainty0.2CLK

–minus_uncertainty用于setup-time的計算，–plus_uncertainty用于hole-time的計算.一個cell的delay使根據(jù)inputsignal的斜率和outputpin的電容負載決定，對于時鐘信號，因為clocknetwork的fanout很大，從而造成clocknetwork末端門的時鐘信號的clocktransitiontime很慢，使DC計算的門延時失真。當前33頁，總共52頁。designandclockconstraintspost-layout時鐘DC命令介紹:

這個階段，用戶不需定義時鐘的延時和抖動，他們由時鐘樹決定。clocktransitiontime也不需定義。如果layout工具提供與DC的直接接口，則直接將包含有時鐘樹的網(wǎng)表回饋給DC,不需在script文件中對時鐘的延時和抖動進行描述，如果layout工具不能實現(xiàn)此功能，則需用戶從layout工具提取時鐘的延時和抖動信息，描述命令同pre_layout.如果含有時鐘樹的網(wǎng)表能夠移植到DC，則clock的命令描述如下：

create_clock–period40–waveform{020}CLKset_clock_skew–propagated

–minus_uncertainty2.0–plus_uncertainty0.2CLKset_dont_touch_networkCLKset_drive0CLK另外，很小的clockuncertainty定義的目的是考慮process的變化。如果無法得到包含有時鐘樹的網(wǎng)表,只有SDF文件，則對原網(wǎng)表只需定義時鐘，并將SDF文件回饋給原網(wǎng)表，時鐘的延時和抖動由SDF文件決定。當前34頁，總共52頁。designandclockconstraints生成時鐘DC命令介紹:

對于內部產生時鐘的模塊，如內部含有分頻邏輯，DC不能模擬時鐘產生模塊創(chuàng)造一個時鐘對象。如下圖：DC創(chuàng)造時鐘命令應用于頂層輸入CLK，因clkB繼承自CLK，所以BlockB的時鐘來自CLK，對clkA,因CLK被clk_div內部的寄存器隔離，不能傳遞給clkA，所以clkA這個時鐘對象應在clk_div的outputport定義，命令如下：

dc_shell>create_clock–period40–waveform{020}CLKdc_shell>create_clock–period80–waveform{040}find(port,”clk_div/clkA”)

Clk_divclkBBlockABlockBCLKclkA當前35頁，總共52頁。designandclockconstraints輸入路徑DC命令介紹:Set_input_delay:定義信號相對于時鐘的到達時間。指一個信號，在時鐘沿之后多少時間到達。例如：set_input_delay–max23.0–clockCLK{dataout}set_input_delay–min0.0–clockCLK{dataout}

當前36頁，總共52頁。designandclockconstraints輸出路徑DC命令介紹:Set_output_delay:定義從輸出端口數(shù)據(jù)不可用開始距后一個時鐘沿的時間：既時鐘周期間去cell從上一個時鐘沿開始的工作時間。如：set_output_delay–max19.0–clockCLK{dataout}

用該命令對一些信號進行over-constrain,從而獲得最大setup-time.但可能導致面積和功耗的增加。一個負值（如：-0.5）可在layout后，被in-placeoptimization用于為hold_time修正提供timingmargin.

當前37頁，總共52頁。designandclockconstraints其它設計DC命令介紹:Set_dont_touch_network,常用于port或net阻止DC隔離該net，和該net向連的門具有dont_touch屬性。常用于CLK和RST例如：Set_dont_touch_network{CLK,RST}。當一個模塊例用原始的時鐘作為輸入，在該模塊內部利用分頻邏輯產生了二級時鐘，則應對二級時鐘outputport上設置set_dont_touch_network.當一個電路包含門時鐘邏輯時，若在時鐘的輸入設置set_dont_touch_network，則阻止DC隔離該門邏輯，導致DRC發(fā)現(xiàn)時鐘信號沖突，對門RESET同樣。Set_dont_touch，應用于current_design,cell,net,references.阻止DC對模塊中的這些元素進行技術映射。例如：Set_dont_touchfind(cell,”sub1”)

Set_dont_use:用于.setup文件用此命令可將技術庫中的某些cell濾出，禁止DC映射；例如：Set_dont_use{mylib/SD*},將技術庫中名字以SD起頭的flip-flops.當前38頁，總共52頁。AdvancedconstraintsPath:每一條路徑都由startpoint和endpointstatrpoint:inputports或時序cell的clockpins;endpoint:outputports或時序cell的datapins;Path_delay

當前39頁，總共52頁。AdvancedconstraintsSet_false_path：指示DC不要對指定的路徑按照時序約束優(yōu)化，如：異步路徑或約束不可實現(xiàn)的路徑。falsepath路徑的鑒別在設計中很關鍵，如果不對falsepath路徑進行標識，DC會對所有的路徑進行優(yōu)化，從而影響關鍵時序路徑。此命令用于當因為有falsepath關鍵邏輯時序靜態(tài)分析失敗時。例1,在clock域之間的falsepath：

set_false_path-from[get_clockCLKA]-to[get_clockCLKB]

當前40頁，總共52頁。Advancedconstraints例2,logic的falsepath：dc_shell>set_false_path–throughmux1/A–throughmux2/A

dc_shell>

set_false_path–throughmux1/B–throughmux2/B

當前41頁，總共52頁。Advancedconstraints例3,對含有tristates的path,DC總是認為tristates時能，會產生falsepath，如下圖，讀寫不可能在同一個周期：當前42頁，總共52頁。Advancedconstraints例3,我們推薦將tristates最好移致頂層，在子模塊中就無falsepath：set_false_path-through[get_pinsU1/DATA_BUS_OUT[1]]\-through[get_pinsU1/DATA_BUS_IN[1]]

當前43頁，總共52頁。AdvancedconstraintsSet_multicycle_path:因為DC假設所有的路徑都是單周期的，為了滿足時序，對多周期路徑會做不必要的優(yōu)化，從而影響相鄰路徑或面積。所以這個命令用于隔離多周期路徑，通知DC通過這條路徑所需的周期數(shù)。例如：

dc_shell>

set_multicycle_path2-fromFFA/CP\-throughMultiply/Out-toFFB/D

當前44頁，總共52頁。AdvancedconstraintsGroup_path:將設計中的時序關鍵路徑綁在一起，可以使路徑組間具有優(yōu)先次序，命令格式：dc_shell>group_path–to{out1out2}–namegrp1；但添加太多的組會增加編譯時間；且會增加最壞違例路徑延時。當前45頁，總共52頁。AdvancedconstraintsSet_max_delay對于僅包含組合邏輯的模塊，用此命令約束所有輸入到輸出的總延時。例如：set_max_delay5–fromall_inputs()–toall_outputs對于含有多個時鐘的模塊，可用通常的方法定義一個時鐘，用此命令進行約束定義時鐘和其他時鐘的關系。例如：set_max_delay0-fromCK2-toall_register(clock_pin)

該命令還是用于包含gatedclocksorresets的設計。Set_min_delay，對于僅包含組合邏輯的模塊，定義指定路徑的最小延時例如：Set_min_delay3–fromall_inputs()set_fix_hold一起使用，只是DC添加一定延時，滿足最小延時的定義。當前46頁，總共52頁。SDF文件的產生SDF文件的生成

SDF文件分為如下兩種：pre_layoutpost_layout

post_layout的SDF文件由DC在設計回注了RC延時值和lumped電容后產生。PT也可產生SDF文件。DC命令如下:

write_timing–formatsdf-v2.1–output<filename>SDF用于做gate-level動態(tài)時序仿真。SDF包含的時序信息組成如下：IOPATHdelay：celldelay,根據(jù)輸出的wireloading和輸入信號的transition計算INTERCONNECTdelay：是一條路的drivingcell的outputpin和drivencell的inputpinRCdelay。SETUPtimingcheck：根據(jù)技術庫的描述，確定時