-.z課程設(shè)計任務(wù)書學(xué)生：袁海專業(yè)班級：電子1303班指導(dǎo)教師：封小鈺工作單位：信息工程學(xué)院題目:一位全加器的設(shè)計初始條件：計算機、ORCAD軟件，L-EDIT軟件要求完成的主要任務(wù):〔包括課程設(shè)計工作量及其技術(shù)要求，以及說明書撰寫等具體要求〕1、課程設(shè)計工作量：1周2、技術(shù)要求：〔1〕學(xué)習(xí)ORCAD軟件，L-EDIT軟件?！?〕設(shè)計一個一位全加器電路。〔3〕利用ORCAD軟件對該電路進(jìn)展系統(tǒng)設(shè)計、電路設(shè)計，利用L-EDIT軟件進(jìn)展幅員設(shè)計，并進(jìn)展相應(yīng)的設(shè)計、模擬和仿真工作。3、查閱至少5篇參考文獻(xiàn)。按?理工大學(xué)課程設(shè)計工作規(guī)?要求撰寫設(shè)計報告書。全文用A4紙打印，圖紙應(yīng)符合繪圖規(guī)。時間安排：布置課程設(shè)計任務(wù)、選題；講解課程設(shè)計具體實施方案與課程設(shè)計報告格式的要求；課程設(shè)計答疑事項。學(xué)習(xí)ORCAD軟件和L-EDIT軟件，查閱相關(guān)資料，復(fù)習(xí)所設(shè)計容的根本理論知識。對一位全加器電路進(jìn)展設(shè)計仿真工作，完成課設(shè)報告的撰寫。2021.1.5提交課程設(shè)計報告，進(jìn)展辯論。指導(dǎo)教師簽名：年月日系主任〔或責(zé)任教師〕簽名：年月日目錄摘要IABSTRACTI1緒論11.1集成電路開展現(xiàn)狀11.2集成電路幅員工具L-edit簡介12全加器原理及一位全加器原理圖設(shè)計12.1一位全加器原理簡介12.2實現(xiàn)一位全加器功能的原理圖設(shè)計1一位全加器原理圖1基于ORCAD的一位全加器設(shè)計12.2.3一位全加器的電路圖仿真13一位全加器的幅員設(shè)計13.1確定一位全加器幅員構(gòu)造13.2源漏共享縮小幅員面積13.3幅員所需根底器件繪制編輯13.3.1PMOS、NMOS等根底器件編輯13.3.2兩輸入與非門與異或門的繪制編輯1源漏共享得到幅員13.4繪制最終一位全加器幅員14心得體會15參考文獻(xiàn)1-.z摘要加法運算是數(shù)字系統(tǒng)中最根本的運算，為了更好地利用加法器實現(xiàn)減法、乘法、除法等運算，需要對全加器進(jìn)展功能仿真設(shè)計和分析。另外通過全加器可以對其它相關(guān)電路有所了解。本文用對一位全加器進(jìn)展了全面的分析，根據(jù)其邏輯功能及構(gòu)造，分別利用ORCAD軟件和L-EDIT軟件對電路進(jìn)展了系統(tǒng)設(shè)計、電路設(shè)計和幅員設(shè)計。在畫電路元器件的幅員需要熟練使用幅員設(shè)計軟件，熟悉電路知識和幅員設(shè)計規(guī)則，掌握MOS管等根本元器件的部構(gòu)造及幅員畫法，通過對門電路和一位全加器電路的幅員設(shè)計，熟悉電路元器件的幅員布局，元器件幅員間的連線等設(shè)計方法，在幅員設(shè)計規(guī)則無誤的前提下做到電路的幅員構(gòu)造嚴(yán)密，金屬連線到達(dá)最優(yōu)化的目的。關(guān)鍵詞:ORCAD軟件；L-EDIT軟件；全加器；電路設(shè)計；幅員設(shè)計ABSTRACTAdditionoperationisthebasicoperationofthedigitalsystem,Inordertoachievemuchbetteruseoftheaddersubtraction,multiplication,divisionandotheroperations,Theneedforfulladderfunctionalsimulationdesignandanalysisisnecessary

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Accordingtoitslogicfunctionandstructure,thecircuitdesign,circuitdesignandlayoutdesignarecarriedoutbyORCADsoftwareandL-EDITsoftwarerespectively.Inthedrawingcircuitcomponentslayoutproficiencyintheuseoflayoutdesignsoftware,familiarwiththecircuitknowledgeandlayoutdesignrules,masterMOStubeandotherbasiccomponentsoftheinternalstructureandlayoutdrawingmethod,throughthegatecircuitandafulladdercircuitlayoutdesign,Familiarwiththelayoutofthecircuitcomponents,wiringlayoutbetweencomponentsandotherdesignmethods,layoutrulesinthecorrectlayoutunderthepremiseofthecircuitstructureclosetothemetalconnectiontoachievethepurposeofoptimization.KEYWORDS：ORCADsoftware;

L-editsoftware;afulladder，circuitdesign;layoutdesign-.z1緒論1.1集成電路開展現(xiàn)狀集成電路的出現(xiàn)與飛速開展徹底改變了人類文明和人們?nèi)粘Ｉ畹拿婺俊＝鼛啄?，中國集成電路產(chǎn)業(yè)取得了飛速開展。中國集成電路產(chǎn)業(yè)已經(jīng)成為全球半導(dǎo)體產(chǎn)業(yè)關(guān)注的焦點，即使在全球半導(dǎo)體產(chǎn)業(yè)陷入有史以來程度最嚴(yán)重的低迷階段時，中國集成電路市場仍保持了兩位數(shù)的年增長率，憑借巨大的市場需求、較低的生產(chǎn)本錢、豐富的人力資源，以及經(jīng)濟(jì)的穩(wěn)定開展和寬松的政策環(huán)境等眾多優(yōu)勢條件，以京津唐地區(qū)、長江三角洲地區(qū)和珠江三角洲地區(qū)為代表的產(chǎn)業(yè)基地迅速開展壯大，制造業(yè)、設(shè)計業(yè)和封裝業(yè)等集成電路產(chǎn)業(yè)各環(huán)節(jié)逐步完善。目前，中國集成電路產(chǎn)業(yè)已經(jīng)形成了IC設(shè)計、制造、封裝測試三業(yè)及支撐配套業(yè)共同開展的較為完善的產(chǎn)業(yè)鏈格局，隨著IC設(shè)計和芯片制造行業(yè)的迅猛開展，國集成電路價值鏈格局繼續(xù)改變，其總體趨勢是設(shè)計業(yè)和芯片制造業(yè)所占比例迅速上升。作為電子科學(xué)與技術(shù)專業(yè)的一門重要的實踐課程，集成電路課程設(shè)計主要目的是使學(xué)生熟悉集成電路制造技術(shù)、半導(dǎo)體器件原理和集成電路分析與設(shè)計根底。提高學(xué)生綜合運用已掌握的知識，利用相關(guān)軟件，進(jìn)展集成電路芯片的能力。集成電路設(shè)計的流程：系統(tǒng)設(shè)計、邏輯設(shè)計、電路設(shè)計〔包括：布局布線驗證〕、幅員設(shè)計幅員后仿真〔加上寄生負(fù)載后檢查設(shè)計是否能夠正常工作〕。1.2集成電路幅員工具L-edit簡介L-Edit是一個圖形編輯器，它允許生成和修改集成電路掩模版上的幾何圖形。鼠標(biāo)接口允許用戶執(zhí)行一般圖形操作。既可使用鼠標(biāo)訪問下拉菜單也可以使用鍵盤來調(diào)用L-Edit命令。(1)文件和單元使用文件、單元、連接器、掩模基元來描述布局設(shè)計，一個文件可以有任意多個單元組成，在典型設(shè)計中，這些單元可以有層次關(guān)系，也可以相互獨立，單元可以包括任意數(shù)量的掩?；瓦B接件，以及兩者的組合，掩模單元由矩形、圖、直線、多邊形和技術(shù)層端口組成。(2)層次完全層次性的單元可以包含別的單元的連接件。一個連接件是一個單元的“拷貝〞；如果編輯連接單元，這種改變將反映到那個單元的所有連接件上。L-Edit對層次不作限制。單元可以包含單元的連接件，被包含的單元又可以包含別的連接件。這樣就形成了單元層次。在層次構(gòu)造中可以有任意級。L-Edit不能用于別離的層次構(gòu)造，連接件和基元幾何圖形都可以存在于層次構(gòu)造的任意級中的同一單元。(3)單元設(shè)計L-Edit是一個低層次的，全定掩模編輯器，該編輯器不能執(zhí)行層的自動轉(zhuǎn)換。(4)層規(guī)劃L-Edit是一個高層規(guī)劃工具。用戶可以選擇要顯示的連接件，它顯示一個邊框，中間顯示單元名，也可以顯示掩模幾何圖形。使用部隱藏時，可以操作用戶設(shè)計的大型芯片級塊，以獲得所需要的層規(guī)劃。用戶可使用用于操作基元的幾何圖形的命令。(5)文件格式L-Edit能輸出兩種掩模布局交換格式〔CIF，GDSⅡ〕以及TannerResearch公司的二進(jìn)制數(shù)據(jù)庫的格式TDB〔TannerDataBase〕，L-Edit能夠讀取CIF〔CaltechIntermediateForm〕和TDB文件。(6)L-Edit支持對象L-Edit支持九種對象：框、直線、圖、多邊形、圓形、扇形、圓環(huán)形，端口和單元連接元件，所有對象可以用同樣的方式來建立和編輯，移動和選擇。L-Edit不能對用戶繪制的圖形進(jìn)展修改。L-Edit是面向?qū)ο蟮脑O(shè)計工具，而不是位圖編輯器。2全加器原理及一位全加器原理圖設(shè)計2.1一位全加器原理簡介一位全加器(FA)的邏輯表達(dá)式為：(2-1)(2-2)其中Ai,Bi為要相加的數(shù)，Ci-1為進(jìn)位輸入；Si為和，Ci是進(jìn)位輸出；0如果要實現(xiàn)多位加法可以進(jìn)展級聯(lián)，就是串起來使用；比方32位+32位，就需要32個全加器；這種級聯(lián)就是串行構(gòu)造速度慢，如果要并行快速相加可以用超前進(jìn)位加法，超前進(jìn)位加法前查閱相關(guān)資料；如果將全加器的輸入置換成A和B的組合函數(shù)*i和Y〔S0…S3控制〕,然后再將*,Y和進(jìn)位數(shù)通過全加器進(jìn)展全加，就是ALU的邏輯構(gòu)造。即*=f〔A，B)Y=f〔A，B〕不同的控制參數(shù)可以得到不同的組合函數(shù),因而能夠?qū)崿F(xiàn)多種算術(shù)運算和邏輯運算。對兩個一位二進(jìn)制數(shù)及來自低位的“進(jìn)位〞進(jìn)展相加，產(chǎn)生本位“和〞及向高位“進(jìn)位〞。全加器有三個輸入端，二個輸出端，其真值表如下所示。表2-1一位全加器真值表AiBiCi-1SiCi00000101001110010111011100101001100101112.2實現(xiàn)一位全加器功能的原理圖設(shè)計一位全加器原理圖根據(jù)一位全加器邏輯表達(dá)式和真值表設(shè)計其原理圖如圖2-1圖2-1一位全加器原理圖對一位全加器邏輯表達(dá)式進(jìn)展分析而后轉(zhuǎn)化成為與非的形式便得到如上圖所示的原理圖。該原理圖由2個異或門和3個兩輸入與非門構(gòu)成并實現(xiàn)。基于ORCAD的一位全加器設(shè)計1、異或門的原理圖設(shè)計與編輯異或門〔英語：E*clusive-ORgate，簡稱*ORgate，又稱EORgate、E*ORgate〕是數(shù)字邏輯中實現(xiàn)邏輯異或的邏輯門。有多個輸入端、1個輸出端，多輸入異或門可由2輸入異或門構(gòu)成。假設(shè)兩個輸入的電平相異，則輸出為高電平1；假設(shè)兩個輸入的電平一樣，則輸出為低電平0。亦即，如果兩個輸入不同，則異或門輸出高電平。邏輯表達(dá)式：〔⊕為“異或〞運算符〕〔2-3〕表2-2異或門真值表AB輸出Y000011101110為實現(xiàn)該邏輯電路我們用到了3個PMOS、3個NMOS以及高電平VDD和低電平GND，其邏輯電路圖如圖2-2所示圖2-2ORCAD下異或門原理圖2、兩輸入與非門兩輸入與非門由兩個PMOS和兩個NMOS，外加高點高電平VDD、接地端GND各一個以及導(dǎo)線組成。最終如以下列圖所示：圖2-3ORCAD下兩輸入與非門原理圖3、得到最終原理圖如前，該一位全加器邏輯圖由2個異或門和3個兩輸入與非門構(gòu)成并實現(xiàn)，共有三個輸入端Ai,Bi,Ci-1以及兩個輸出端S，Ci。最終的原理圖如以下列圖所示：圖2-4ORCAD下一位全加器原理圖2.2.3一位全加器的電路圖仿真可分別看到輸入端口v〔Ai〕、v〔Bi〕、v〔Ci-1〕和輸出端口v〔Si〕、v〔Ci〕的波形。圖2-5輸入端口〔Ai、Bi、Ci-1〕波形圖2-6一位全加器輸出端口〔Si、Ci〕仿真波形由前所知，一位二進(jìn)制全加器是對兩個一位二進(jìn)制數(shù)及來自低位的“進(jìn)位〞進(jìn)展相加，產(chǎn)生本位“和〞及向高位“進(jìn)位〞。與真值表進(jìn)展比照表2-3一位全加器真值表AiBiCi-1SiCi0000010100111001011101110010100110010111在圖3-7的波形中我們可以看到：在輸入AiBiCi-1為000時，輸出SiCi輸出為00在輸入AiBiCi-1為100時，輸出SiCi輸出為10在輸入AiBiCi-1為001時，輸出SiCi輸出為10在輸入AiBiCi-1為010時，輸出SiCi輸出為10在輸入AiBiCi-1為101時，輸出SiCi輸出為01在輸入AiBiCi-1為011時，輸出SiCi輸出為01在輸入AiBiCi-1為101時，輸出SiCi輸出為01在輸入AiBiCi-1為111時，輸出SiCi輸出為11與真值表切合，所以綜上所述，圖2-5和圖2-6的仿真波形是完全正確的。3一位全加器的幅員設(shè)計3.1確定一位全加器幅員構(gòu)造根據(jù)第二章中的原理圖，可得到該一位全加器幅員是由兩個異或門電路及三個與非門電路級聯(lián)而成。圖3-1一位全加器原理圖3.2源漏共享縮小幅員面積AAAABCABCABCBC圖3-2源漏共享原理圖解1將所有A點連接在一起，所有B點連接在一起，所有C點連接在一起構(gòu)成一個完整的器件。最小間隔規(guī)則迫使各晶體管分開，不同的端點之間必須間隔一個最小的距離，但這樣的連接方式浪費了大量的空間。AABCABCABCABC圖3-3源漏共享圖解2晶體管的源漏對稱可互換，將第二個、第四個器件左右翻轉(zhuǎn)，兩個B點彼此相對兩個個A點彼此相對，兩個晶體管之間更加靠近。AACBCACABC圖3-4源漏共享圖解3將第一個、第二個晶體管原先獨立的源漏區(qū)合并，這個合并的區(qū)域既可以是一個晶體管的源，同時也可以是另外一個晶體管的漏，繼續(xù)合并直到所有的晶體管之間端點組接成對。這樣不僅消除了晶體管之間的空間，而且，通過合并器件的相關(guān)局部使空間更節(jié)省。只要是一樣的端點，任何兩個相鄰的晶體管都可以采用源－漏共用技術(shù)。通過源漏共享可有效縮減幅員面積。3.3幅員所需根底器件繪制編輯3.3.1PMOS、NMOS等根底器件編輯根據(jù)以下規(guī)則對PMOS、NMOS進(jìn)展繪制編輯得到其幅員；1、無論在電路圖中還是在幅員中，PMOS晶體管都與VDD相連接；

2、在電路圖和幅員中，NMOS晶體管都與VSS相連接；

3、在電路圖和幅員中，NMOS晶體管和PMOS晶體管的柵極有一樣的IN信號，而其漏極有一樣的OUT信號；

4、兩種晶體管的寬度不同；

5、對于N阱來說，N＋區(qū)域?qū)嶋H上是與VDD相連接的，而電路圖中沒有顯示這一連接關(guān)系；

6、對于襯底來說，P＋區(qū)域?qū)嶋H上是與VSS相連接的，而電路圖中沒有顯示這一連接關(guān)系。圖3-5PMOS幅員圖3-6NMOS幅員畫完要進(jìn)展設(shè)計規(guī)則檢查，點擊菜單Tool—DRC，如以下列圖所示：圖3-7MOS管DRC驗證如果無DRC錯誤可進(jìn)展之后的器件繪制.如果存在錯誤在規(guī)則下進(jìn)展修改。3.3.2兩輸入與非門與異或門的繪制編輯根據(jù)之前與非門和異或門原理圖，將PMOS、NMOS進(jìn)展級聯(lián)合并組合成如以下列圖的兩輸入與非門和異或門。圖3-8兩輸入與非門上圖是兩輸入與非門的原理圖與幅員比照，上半局部由2個PMOS并聯(lián)，下部由2個NMOS串聯(lián)進(jìn)展級聯(lián)得到兩輸入與非門。圖3-9異或門幅員根據(jù)前文的異或門原理圖，將POM、NMOS進(jìn)展組合級聯(lián)得到異或門幅員。源漏共享得到幅員將3個量輸入與非門進(jìn)展源漏共享合并成如以下列圖所示的幅員：圖3-10三個兩輸入與非門源漏共享圖圖3-11異或門源漏共享圖3.4繪制最終一位全加器幅員接下來一位全加器原理圖與幅員進(jìn)展比照，將前面繪制好的異或門、與非門進(jìn)展合并級聯(lián)，得到最終的一位全加器幅員。圖3-12一位全加器原理圖圖3-13一位全加器幅員由原理圖可看出上半局部由2個異或門構(gòu)成，下半局部由3個兩輸入與非門構(gòu)成。AiBi為其中一異或門的輸入，同時也是下端一與非門的輸入。前一異或門的輸出與Ci-1同為第二個異或門的輸入，輸出為Si。同時前面異或門的輸出與Ci-1同為下側(cè)一與非門輸入，兩個與非門的輸出同為最后一與非門的輸入，輸出為Ci。由此完成一位全加器幅員繪制。進(jìn)展DRC驗證，得到以下結(jié)果：圖3-14DRC驗證結(jié)果說明DRC驗證通過，此次一位全加器幅員的