高速數(shù)字電路設計基本概念-唐海第一頁，共78頁。目錄時間、頻率和距離阻抗與串擾邏輯門的高速特性第二頁，共78頁。一.時間、頻率和距離時間和頻率序列的功率譜密度截止頻率時間和距離集中與分布式系統(tǒng)信號在介質(zhì)中的傳輸?shù)谌?，?8頁。1.1時間和頻率(1)對于10-12Hz的正弦波，一個周期為30,000年而一些雷達的頻率在10+11Hz左右，波長僅有幾毫米數(shù)字電路工作的頻率，跨越了從KHz到GHz的范圍對數(shù)字電路，什么速度就稱得上“高速”？第四頁，共78頁。1.1時間和頻率(2)摩爾定律：芯片速度每18個月提高一倍第五頁，共78頁。1.2序列的功率譜密度（1）

高斯形狀的隨機脈沖，10-90%上升時間為Tr那么此序列的功率譜是什么樣的？第六頁，共78頁。1.2序列的功率譜密度（2）第七頁，共78頁。1.3截止頻率（1）截止頻率Fknee以下的頻段中集中了數(shù)字序列的主要能量Fknee由信號的上升時間決定，而和時鐘頻率沒有直接關系但為了滿足建立和保持時間，頻率越高的信號上升時間也越短第八頁，共78頁。1.3截止頻率（2）對Fknee以下頻率具有平坦響應的數(shù)字電路，可以認為能夠不失真的通過此隨機數(shù)字序列數(shù)字電路對Fknee以上頻率的響應，對此電路如何處理數(shù)字信號影響很小第九頁，共78頁。1.4時間和距離電磁波在不同傳輸介質(zhì)中的傳輸時延第十頁，共78頁。1.5集中與分布式系統(tǒng)(1)信號上升延的長度(把時間轉(zhuǎn)化為距離)：電路尺寸小于上升延長度的1/6的可以看作集中式系統(tǒng)，否則必須按照分布式系統(tǒng)分析第十一頁，共78頁。1.5集中與分布式系統(tǒng)(2)第十二頁，共78頁。1.5集中與分布式系統(tǒng)(3)實際器件的信號輸出上升沿可以由廠商提供的IBIS模型獲得例如TMS320C6414的外部存儲器地址輸出信號的上升沿長度約為0.2ns,則在FR4材料PCB的表層:所以長度大于1.4英寸的地址線,都需要按照分布式系統(tǒng)分析第十三頁，共78頁。小結截止頻率Fknee是數(shù)字信號特性的重要表征電路的帶寬決定了通過高速信號的能力電路工作頻率的提高和上升時間的縮短，越來越多的電路需要按照分布式電路分析設計第十四頁，共78頁。二.阻抗與串擾阻抗的測量四種阻抗電壓變化與電流變化第十五頁，共78頁。2.1阻抗的測量通過測量阻抗器件的階躍響應，可以方便的測量出阻抗的大小第十六頁，共78頁。2.2四種阻抗普通電容普通電感互電容（Mutualcapacitance）互電容與串擾互電感（Mutualinductance）互電感與串擾第十七頁，共78頁。2.2.1.1普通電容普通電容的階躍響應：第十八頁，共78頁。2.2.1.2測量電容（1）測試平臺第十九頁，共78頁。2.2.1.2測量電容（2）可以通過測量輸出電壓為63%峰值的時間來計算電容值：第二十頁，共78頁。2.2.2.1普通電感普通電感的階躍響應：第二十一頁，共78頁。2.2.2.2測量電感（1）可以通過測量階躍響應時間常數(shù)的方法來測量電感，但是容易受到噪聲和畸變的干擾。更好的辦法是測量階躍響應曲線下的面積：第二十二頁，共78頁。2.2.2.2測量電感（2）測試平臺第二十三頁，共78頁。2.2.2.2測量電感（3）響應曲線下的面積相當于測試系統(tǒng)在直流時的響應，不影響系統(tǒng)直流響應的干擾和噪聲，也不會影響面積。第二十四頁，共78頁。2.2.3互電容一個電路內(nèi)的電壓產(chǎn)生的電場會影響另一個電路，這種影響的系數(shù)稱為互電容(MutualCapacitance)下圖中兩個平行的電阻之間就形成了互電容第二十五頁，共78頁。2.2.3互電容（2）互電容隨著距離的增大而迅速減小互電容可以看作兩個電路A和B通過電容CM直接連接，A電路通過互電容CM將電流IM注入B電路：（不考慮反向耦合的影響）第二十六頁，共78頁。2.2.3互電容和串擾（1）首先由上升時間估算出電壓變化率：然后計算出耦合電流：這樣就可以根據(jù)B電路對地阻抗求出串擾電壓：第二十七頁，共78頁。2.2.3互電容和串擾（2）實際測量結果第二十八頁，共78頁。2.2.4互電感（1）某處有兩個電流回路存在，一個回路產(chǎn)生的磁場影響另一個回路，這種影響的系數(shù)稱為互電感（MutualInductance）：第二十九頁，共78頁。2.2.4互電感（2）互電感隨著距離的增大而迅速減小互電感可以看作兩個電路A和B通過變壓器LM直接連接，A電路的電流變化通過互電感LM引起B(yǎng)電路的電壓變化：（不考慮反向耦合的影響）第三十頁，共78頁。2.2.4互電感（3）互電感的產(chǎn)生過程第三十一頁，共78頁。2.2.4互電感和串擾類似計算互電容帶來的串擾，也可以通過源信號上升時間、源電路阻抗等參數(shù)計算出互電感帶來的串擾：第三十二頁，共78頁。2.2.4電感型串擾的方向和互電容不同，互電感導致的串擾電壓的方向是由電流方向以及兩個回路方向決定的，即串擾電壓可以和源電壓方向相反，如下圖所示：第三十三頁，共78頁。2.2.5電壓變化與電流變化（1）典型的輸入阻抗由電阻和電容并聯(lián)組成:第三十四頁，共78頁。2.2.5電壓變化與電流變化（2）由負載電容引起的電流變化和電壓變化的二階導數(shù)成正比：第三十五頁，共78頁。2.2.5電壓變化與電流變化（3）對于高斯型脈沖，負載電阻和負載電容引起的電流變化的最大值可以用下式表示：上升時間每減小一半，電容負載電流變化（正比于感性串擾）增加四倍！第三十六頁，共78頁。2.2.6阻抗與串擾小結在高速數(shù)字電路中，電感型串擾比電容型串擾要嚴重的多，對于50Ω阻抗的電路而言，一般可以達到8:1的比例低輸出阻抗的門電路直接驅(qū)動傳輸線的情況下，電感型串擾會更加惡化設計中必須仔細考慮串擾問題第三十七頁，共78頁。三.邏輯門的高速特性功耗封裝第三十八頁，共78頁。3.1功耗數(shù)字電路的功耗由四部分組成：輸入功耗內(nèi)部功耗驅(qū)動電路功耗輸出功耗每部分功耗都可以分成靜態(tài)（quiescent）功耗和動態(tài)（active）功耗第三十九頁，共78頁。3.1.1四部分功耗示意圖第四十頁，共78頁。3.1.2靜態(tài)功耗（1）靜態(tài)功耗指的是用于保持電路邏輯狀態(tài)所消耗的功率是由半導體的漏電流（leakage）引起靜態(tài)功耗可以通過對電路中所有電阻性元件的電流和壓降的乘積求和得到實際情況下需要對邏輯高狀態(tài)和低狀態(tài)按存在的時間加權第四十一頁，共78頁。3.1.2靜態(tài)功耗（2）CMOSFET的漏電流：亞閾值電壓漏電流柵級漏電流襯底漏電流（BTBT）第四十二頁，共78頁。3.1.2靜態(tài)功耗（3）TTL電路的靜態(tài)功耗可以由高電平輸出時的拉電流（Isource)和（Vcc－VOH）的乘積以及低電平輸出時的灌電流（Isink）和VOL的乘積求平均得到：第四十三頁，共78頁。3.1.2靜態(tài)功耗（4）CMOS電路則可以用輸出電阻模型來計算：RA和RB可以在器件數(shù)據(jù)手冊中查到第四十四頁，共78頁。3.1.2靜態(tài)功耗（5）半導體工藝越先進，F(xiàn)ET管內(nèi)介質(zhì)層越薄，漏電流越大，靜態(tài)功耗也越大0.25μm工藝時的漏耗不到總功耗的1％，0.18μm下漏耗也只有3％到5％，0.13μm時達12％到25％，0.09μm…第四十五頁，共78頁。3.1.2靜態(tài)功耗（6）抑制漏電流的技術：SOI（絕緣層上覆硅，SiliconOnInsulator）在工作速度相同的情況下，則可使功耗減小50％～65％第四十六頁，共78頁。3.1.3動態(tài)功耗（1）動態(tài)功耗可以按下面的公式計算：動態(tài)功耗=轉(zhuǎn)換頻率×每次轉(zhuǎn)換消耗的能量對于容性負載，有：對于周期性’1’和’0’交替的信號，F(xiàn)為1/2*clock;對于隨機轉(zhuǎn)換的信號，F(xiàn)為1/4*clock第四十七頁，共78頁。3.1.3動態(tài)功耗（2）TTL或CMOS的圖騰柱輸出電路在輸入電平轉(zhuǎn)換時有一個短暫的重疊導通狀態(tài)，帶來功耗。此功耗和轉(zhuǎn)換頻率以及供電電壓成正比第四十八頁，共78頁。3.1.3動態(tài)功耗（3）降低動態(tài)功耗的技術：Low-K：低介電常數(shù)絕緣體，減小電容SOI技術，減小電容銅線互連——降低連線電阻增加并行度（如每周期指令數(shù)），降低工作頻率第四十九頁，共78頁。3.1.4輸入功耗輸入功耗中的靜態(tài)功耗包括在輸入電路和驅(qū)動器件的輸出電路中消耗的功率：輸入功耗中的動態(tài)功耗：輸入功耗一般相對較低第五十頁，共78頁。3.1.5內(nèi)部功耗內(nèi)部功耗分為靜態(tài)和動態(tài)功耗動態(tài)功耗系數(shù)Kactive可以通過測試靜態(tài)功耗和在轉(zhuǎn)換頻率F下的總功耗求得：以后可以使用Kactive計算其它轉(zhuǎn)換頻率下的動態(tài)功耗：第五十一頁，共78頁。3.1.5內(nèi)部功耗(2)CMOS電路在很寬的頻率范圍內(nèi)表現(xiàn)出功耗和轉(zhuǎn)換頻率的線性關系，而TTL電路由于靜態(tài)功耗大，線性關系不明顯可以用等效電容CPD來表征CMOS電路的內(nèi)部功耗特性：CMOS內(nèi)部功耗＝CPDV2F等效電容是CMOS電路內(nèi)部特性的抽象第五十二頁，共78頁。3.1.6驅(qū)動電流功耗數(shù)字電路的大部分功耗是驅(qū)動電路貢獻的。驅(qū)動電路主要有以下幾種：圖騰柱（TotemPole）射級跟隨器（EmitterFollower）集電極開路（Opencollector）電流源（CurrentSource)圖騰柱是最常見的輸出電路形式第五十三頁，共78頁。動態(tài)驅(qū)動功耗（1）動態(tài)功耗主要取決于負載和輸出轉(zhuǎn)換頻率例：多個處理器通過CMOS總線訪問共享存儲器第五十四頁，共78頁。動態(tài)驅(qū)動功耗（2）74LVC2245和存儲器的IO負載電容最大為8pF，50Ω的傳輸線的分布電容約為2pF/inch，所以由器件手冊求出74LVC2245（A端口）最大驅(qū)動時的輸出阻抗：第五十五頁，共78頁。動態(tài)驅(qū)動功耗（3）綜合以上，A端口驅(qū)動的RC上升時間常數(shù)為：而上升到90%VOH所需時間為：所以數(shù)據(jù)轉(zhuǎn)換頻率取在30MHz左右，即時鐘頻率為60MHz是較為合適的，此時每個驅(qū)動管腳的功耗為：而16個IO的一個封裝的功耗則為：第五十六頁，共78頁。3.1.7輸出功耗輸出功耗主要消耗在端接電阻和上下拉電阻等器件中設上下拉電阻R的一段連接在數(shù)據(jù)線上，另一端連接在固定電平VT上，則輸出為高、低電平時此電阻消耗的功率分別為和如果輸出固定在使R消耗最大功率的電平上，則R的散熱問題一定要考慮第五十七頁，共78頁。3.1.8功耗小結功耗分為輸入功耗、內(nèi)部功耗、驅(qū)動電流功耗和輸出功耗動態(tài)功耗和電平轉(zhuǎn)換速度成正比關系重負載的驅(qū)動電流功耗,是功耗中比例最大的部分第五十八頁，共78頁。3.3封裝封裝的變遷引線電感引線電容散熱小結第五十九頁，共78頁。3.3.1封裝的變遷（1）封裝形式通孔型封裝：DIP，PGA表面安裝型：PLCC，SOIC，SOP，SOT，QFP，BGA，QFN，CSP封裝材料塑料陶瓷增強散熱型（嵌入金屬散熱片）第六十頁，共78頁。3.3.1封裝的變遷（2）TQFP封裝TSSOP封裝FCBGA封裝SOIC封裝第六十一頁，共78頁。3.3.1封裝的變遷（3）更小WCSP封裝只比硅片大一點點更密0.5mmballpitchBGA已在手持式設備中普遍應用最大的BGA封裝已經(jīng)超過了1,000個引腳更高速BGA、QFN等封裝大大減小了引線電感和電容，提高了IO速度第六十二頁，共78頁。3.3.1封裝的變遷（4）未來邏輯器件的封裝選擇——QFN第六十三頁，共78頁。3.3.2引線電感（1）器件IO管腳的連接線在高頻下存在電感引線電感是地彈問題的起因例：圖騰柱電路輸出切換為低時，負載電容放電：第六十四頁，共78頁。3.3.2引線電感（2）第六十五頁，共78頁。3.3.2引線電感（3）測量地彈：第六十六頁，共78頁。3.3.2引線電感（4）如果有N個輸出同時切換，則VGND也相應增大N倍VGND的變化表現(xiàn)為噪音，直接疊加在輸入上，會導致時鐘誤觸發(fā)等問題，使數(shù)據(jù)產(chǎn)生錯誤第六十七頁，共78頁。3.3.2引線電感（5）第六十八頁，共78頁。3.3.2引線電感（6）對抗措施：改進封裝，減小引線電感為輸出管腳提供專用電源管腳差分輸入第六十九頁，共78頁。3.3.2引線電感（7）傳統(tǒng)封裝形式——Wirebond，引線電感較大第七十頁，共78頁。3.3.2引線電感（8）有效減小引線電感的封裝——倒裝芯片（flipchip）焊球的引線電感約0.1nH焊球和PCB板之間的熱膨脹系數(shù)要盡可能相近第七十一頁，共78頁。3.3.3引線電容（1）某些封裝，如TQFP具有較長的平行IO引線，相鄰管腳之間的互電容（pF