第3章-組合邏輯電路第一頁，共180頁。

數(shù)字邏輯電路按其邏輯功能的不同特點一般可分為兩類：組合邏輯電路和時序邏輯電路。第二頁，共180頁。

組合邏輯電路(CombinationLogicCircuit)由若干個邏輯門組成，電路中只有從輸入端到輸出端的直接通路，沒有從輸出端到輸入端的反饋支路。第三頁，共180頁。

組合邏輯電路的結(jié)構(gòu)特點，組合邏輯電路具有的邏輯特點是：任何時刻組合邏輯電路的輸出僅僅取決于當(dāng)時的輸入信號，而與該時刻輸入信號作用之前電路的歷史狀態(tài)無關(guān)，電路沒有記憶功能，即輸出僅是輸入變量的函數(shù)。第四頁，共180頁。

組合邏輯電路可以用圖3-1的框圖來表示。第五頁，共180頁。

第六頁，共180頁。

用傳統(tǒng)方法分格和設(shè)計組合邏輯電路3.1中規(guī)模組合邏輯電路3.2

規(guī)模集成器件實現(xiàn)組合邏輯電路3.3

組合邏輯電路中的競爭冒險現(xiàn)象3.4第七頁，共180頁。3.1用傳統(tǒng)方法分析和設(shè)計組合

邏輯電路3.1.1組合邏輯電路分析第八頁，共180頁。

1.組合邏輯電路分析目的組合邏輯電路的分析，給指定電路找出輸入變量與輸出變量之間的邏輯關(guān)系，概括電路的邏輯功能。第九頁，共180頁。

2.組合邏輯電路分析步驟組合邏輯電路的分析，通常按以下步驟進(jìn)行：

(1)由給定組合邏輯電路的邏輯圖，從輸入端開始，依據(jù)各邏輯門的邏輯功能逐級寫出邏輯函數(shù)表達(dá)式，直至寫出輸出端的邏輯函數(shù)表達(dá)式；

第十頁，共180頁。

(2)將已得到的輸出函數(shù)表達(dá)式簡化成最簡與或表達(dá)式，或視具體情況變換成其它適當(dāng)?shù)男问剑?/p>

第十一頁，共180頁。

(3)根據(jù)最簡與或表達(dá)式列出真值表；(4)根據(jù)真值表，進(jìn)行分析并概括出給定組合邏輯電路的邏輯功能。第十二頁，共180頁。

3.分析舉例

【例3-1】分析圖3-2所示電路的邏輯功能。解為方便地逐級寫出表達(dá)式，可先在圖3-2中標(biāo)注中間輸出變量P1，P2和P3；第十三頁，共180頁。

第十四頁，共180頁。

第一步逐級寫邏輯函數(shù)表達(dá)式第十五頁，共180頁。

第二步簡化為最簡與或表達(dá)式第十六頁，共180頁。

第三步列真值表。根據(jù)最簡與或表達(dá)式，列出真值表，如表3-1所示。第十七頁，共180頁。

第十八頁，共180頁。

第四步概括邏輯功能。由真值表可以歸納出：當(dāng)輸入A、B、C中的1的個數(shù)小于兩個時，輸出P為1，否則為0。第十九頁，共180頁。

【例3-2】試分析圖3-3(a)所示邏輯電路的邏輯功能，要求寫出輸出表達(dá)式，列出真值表，總結(jié)功能。第二十頁，共180頁。

第二十一頁，共180頁。

解第1步：逐級寫邏輯函數(shù)表達(dá)式第二十二頁，共180頁。

第2步：簡化為最簡與或表達(dá)式第二十三頁，共180頁。

第3步：列出真值表如表3-2所示第二十四頁，共180頁。表3-2例3-2的真值表輸入ABC輸出F00010010010001101001101011001111第二十五頁，共180頁。

第4步：總結(jié)電路的邏輯功能。由真值表可知，僅當(dāng)輸入A，B，C全為0或全為1時，輸出F才為1；否則F為O。即，當(dāng)3個輸入變量的值完全一致時，輸出為1，否則輸出為O。因此，通常稱該電路為“不一致電路”。第二十六頁，共180頁。

3.1.2組合邏輯電路設(shè)計1.組合邏輯電路設(shè)計任務(wù)第二十七頁，共180頁。

2.組合邏輯電路設(shè)計步驟組合邏輯電路設(shè)計的一般步驟如下：

第二十八頁，共180頁。

(1)在分析設(shè)計任務(wù)對邏輯功能要求基礎(chǔ)上，準(zhǔn)確定義輸入邏輯變量和輸出邏輯變量，并列出真值表；

第二十九頁，共180頁。

(2)根據(jù)真值表寫出邏輯函數(shù)表達(dá)式，并將其按設(shè)計要求化簡和變換成某種最簡形式；(3)根據(jù)最簡表達(dá)式，畫出邏輯圖；(4)實驗驗證。第三十頁，共180頁。

3.設(shè)計舉例

【例3-3】表決提案時多數(shù)贊成，則提案通過，試用與非門設(shè)計一個三人表決器電路。第三十一頁，共180頁。

解

(1)定義輸入、輸出變量，并列真值表：設(shè)輸入變量為A、B、C分別表示三個參與表決者是否贊成；設(shè)輸出變量為P表示提案是否通過，根據(jù)題意可列出真值表，如表3-3所示。

第三十二頁，共180頁。表3-3例3-3的真值表輸入ABC輸出P00000010010001111000101111011111第三十三頁，共180頁。

(2)根據(jù)真值表寫出輸出的最簡與—或表達(dá)式，并變換成與—非表達(dá)式：

利用圖3-4所示卡諾圖，求輸出P的最簡與—或表達(dá)式：P=AB+BC+AC對上式兩次求反，變換表達(dá)式為與非—與非表達(dá)式第三十四頁，共180頁。

圖3-4例3-3卡諾圖第三十五頁，共180頁。

(3)畫邏輯圖：

根據(jù)得到的與非—與非表達(dá)式，畫出邏輯圖如圖3-5所示。第三十六頁，共180頁。

圖3-5例3-3邏輯圖第三十七頁，共180頁。

(4)實驗驗證：

按圖3-5所示搭接好電路，再根據(jù)真值表逐行設(shè)置輸入變量A、B、C，并測量對應(yīng)的輸出P值，若完全吻合，則得以驗證。因本例無特殊要求，選用TTL器件或CMOS器件均可。到此，設(shè)計完成。

第三十八頁，共180頁。

本例中，若要求用或非門和與或非門來設(shè)計表決電路，則需要從卡諾圖得到最簡或與表達(dá)式，再適當(dāng)變換表達(dá)式即可。第三十九頁，共180頁。

用或非門實現(xiàn)的邏輯函數(shù)為第四十頁，共180頁。

用與或非門實現(xiàn)的邏輯函數(shù)為第四十一頁，共180頁。

圖3-6用或非門、與或非門實現(xiàn)例3-3電路第四十二頁，共180頁。3.2常見中規(guī)模組合邏輯電路3.2.1編碼器1.8421BCD編碼器第四十三頁，共180頁。

圖3-158421BCD編碼器第四十四頁，共180頁。

第四十五頁，共180頁。

第四十六頁，共180頁。

2.8線-3線優(yōu)先編碼器CT74148第四十七頁，共180頁。

圖3-168線－3線優(yōu)先編碼器CT74148第四十八頁，共180頁。

第四十九頁，共180頁。

第五十頁，共180頁。

CT74148的功能特點：①編碼輸入～低電平有效，編碼輸出～為反碼輸出；第五十一頁，共180頁。

②編碼輸入～中，按腳標(biāo)數(shù)字大小設(shè)置優(yōu)先級，的優(yōu)先級最高，依次降低，的優(yōu)先級最低。第五十二頁，共180頁。

③控制輸入端(選通輸入端)的功能是：只有在=0的前提下，編碼器才能正常編碼，若=1，則表明該芯片未被選中，編碼輸出、和全部為1；第五十三頁，共180頁。

④選通輸出端和擴(kuò)展端主要用于功能擴(kuò)展，其功能是：當(dāng)=1時，無論編碼輸入～為何值，則始終有==1，表明本編碼器芯片不接收編碼輸入。第五十四頁，共180頁。

當(dāng)=0時，若無編碼輸入(即～全部為1)，則輸出、和全部為1，且=0，=1，表明本編碼器芯片可接收編碼輸入，但不編碼，可允許低位芯片編碼。第五十五頁，共180頁。

當(dāng)=0時，若有編碼輸入(即～不全為1)，則、、按輸入優(yōu)先級有相應(yīng)的編碼輸出，且=1，=0，表明本編碼器芯片正在編碼，不允許低位芯片編碼。第五十六頁，共180頁。

第五十七頁，共180頁。

3.2.2譯碼器“譯碼”是編碼的逆過程，即將輸入的二進(jìn)制代碼還原成事先規(guī)定的，具有特定意義的輸出信號或另一種形式的代碼，是將二進(jìn)制代碼的原意“翻譯”出來的過程。能夠完成譯碼功能的電路稱為譯碼器。常見的譯碼器有二進(jìn)制譯碼器、碼制譯碼器和顯示譯碼器等。第五十八頁，共180頁。

1.二進(jìn)制譯碼器（1）雙二進(jìn)制譯碼器CT74139第五十九頁，共180頁。

第六十頁，共180頁。

第六十一頁，共180頁。

CT74139的功能是：①A1A0是兩位二進(jìn)制代碼輸入，也叫兩位地址輸入端，～是譯碼輸出，低電平有效；當(dāng)?shù)刂稟1A0＝00時，僅選中一個對應(yīng)的輸出＝0，其余輸出均為1。第六十二頁，共180頁。

②是選通輸入端，當(dāng)=1時，譯碼器輸出～全部為1；當(dāng)=0時，允許譯碼?？梢娎枚丝梢钥刂谱g碼器工作與否。第六十三頁，共180頁。

③根據(jù)功能表3－9，可以很方便地寫出輸出～的表達(dá)式：第六十四頁，共180頁。

(2)二進(jìn)制譯碼器CT74138其功能如下。第六十五頁，共180頁。

第六十六頁，共180頁。

第六十七頁，共180頁。

第六十八頁，共180頁。

第六十九頁，共180頁。

第七十頁，共180頁。

2.二—十進(jìn)制譯碼器CT7442第七十一頁，共180頁。

第七十二頁，共180頁。

第七十三頁，共180頁。

第七十四頁，共180頁。

CT7442的功能如下。①地址輸入端A3A2A1A0是8421BCD代碼輸入，拒偽碼輸入，即當(dāng)輸入為8421BCD代碼之外的所有代碼(常稱為偽碼，有：1010、1011、1100、1101、1110、1111)時，輸出全部為無效電平1。第七十五頁，共180頁。

②～是譯碼輸出，輸出低電平有效。請讀者自行寫出～的表達(dá)式。第七十六頁，共180頁。

③若將地址輸入端A3改作選通輸入端，則器件實際完成3線-8線譯碼器功能，此時，輸出端閑置不用，當(dāng)A3=1時，譯碼器輸出～全部為無效電平1，當(dāng)A3=0時，譯碼器輸出～由A2A1A0決定。第七十七頁，共180頁。

3.顯示譯碼器CT7448第七十八頁，共180頁。

第七十九頁，共180頁。

第八十頁，共180頁。

七段顯示譯碼器CT7448的功能如下。

①輸出高電平有效，用以驅(qū)動共陰極顯示器。對輸入代碼0000的譯碼條件是：和同時等于1，而對其他輸入代碼則僅要求＝1，這時候，譯碼器各段a～g輸出電平是由輸入BCD碼決定的，并且滿足顯示字形的要求。第八十一頁，共180頁。

②滅燈輸入BI／RBO。BI／RBO是特殊控制端，可以作為輸入，也可以作為輸出。當(dāng)BI／RBO作為輸入使用，且BI＝0時，無論其他輸入端是什么電平，所有各段輸出a～g均為0，所以字形熄滅。第八十二頁，共180頁。

③試燈輸入LT。當(dāng)LT=0時，BI／RBO是輸出端，且為1，此時無論其他輸入端是什么狀態(tài)，所有各段輸出a～g均為1，顯示字形8。該輸入端常用于檢查CT7448本身及顯示器的好壞。第八十三頁，共180頁。

④動態(tài)滅零輸入RBI。當(dāng)LT＝1，RBI=0且輸入代碼DCBA＝0000時，各段輸出a～g均為低電平，與輸入代碼相應(yīng)的字形“0”熄滅，故稱“滅零”。利用LT＝1，RBI=0可以實現(xiàn)某一位的消隱。第八十四頁，共180頁。

⑤動態(tài)滅燈輸出RBO。當(dāng)輸入滿足“滅零”條件（即輸入代碼是0000，LT和RBI同時等于1）時，BI／RBO作為輸出使用時，且為0。該端主要用于顯示多位數(shù)字時，多個譯碼器之間的連接，消去高位的零。例如，圖3-26所示的情況。第八十五頁，共180頁。

第八十六頁，共180頁。

第八十七頁，共180頁。

第八十八頁，共180頁。

3.2.3數(shù)據(jù)選擇器和數(shù)據(jù)分配器1.雙4選1數(shù)據(jù)選擇器CC14539其功能如下。第八十九頁，共180頁。

3-28（a）邏輯圖（b）國標(biāo)邏輯符號第九十頁，共180頁。

第九十一頁，共180頁。

①ST1（ST2）＝0時，該芯片被選中。此時，在數(shù)據(jù)選擇器地址端A1，A0的選擇下，分別選中4路輸入數(shù)據(jù)中對應(yīng)的1路數(shù)據(jù)到輸出端。實現(xiàn)正常數(shù)據(jù)選擇功能(A1A0=00,選中D0，A1A0=01,選中D1，A1A0=10,選中D2，A1A0=11,選中D3)。第九十二頁，共180頁。

ST1（ST2）＝1時，該芯片未被選中。此時，輸出Y1（Y2）＝0，數(shù)據(jù)選擇器不工作?？梢姡刂戚斎攵?選通輸入端)ST1（ST2）低電平有效。第九十三頁，共180頁。

②ST1（ST2）＝0時，輸出Y的邏輯函數(shù)表達(dá)式為第九十四頁，共180頁。

2.8選1數(shù)據(jù)選擇器CT74151第九十五頁，共180頁。

圖3-298選1數(shù)據(jù)選擇器CT74151第九十六頁，共180頁。

其功能如下。

①ST＝0時，該芯片被選中。此時，在數(shù)據(jù)選擇器地址端A2，A1，A0的選擇下，分別選中8路輸入數(shù)據(jù)中對應(yīng)的1路數(shù)據(jù)到輸出端。實現(xiàn)正常數(shù)據(jù)選擇功能。第九十七頁，共180頁。

ST＝1時，該芯片未被選中。此時，同相輸出Y＝0，反相輸出W＝1，數(shù)據(jù)選擇器不工作?？梢?，控制輸入端(選擇輸入端ST低電平有效。第九十八頁，共180頁。

②ST＝0時，輸出邏輯函數(shù)表達(dá)式為第九十九頁，共180頁。

或可寫成第一百頁，共180頁。

第一百零一頁，共180頁。

第一百零二頁，共180頁。

4.數(shù)據(jù)分配器第一百零三頁，共180頁。

第一百零四頁，共180頁。

第一百零五頁，共180頁。

3.2.4運(yùn)算電路（加法器）1.半加器

兩個1位二進(jìn)制數(shù)相加，若只考慮了兩個加數(shù)本身，而沒有考慮由低位來的進(jìn)位，稱為半加，實現(xiàn)半加運(yùn)算的邏輯電路稱為半加器（halfadder）。

第一百零六頁，共180頁。

第一百零七頁，共180頁。

第一百零八頁，共180頁。

第一百零九頁，共180頁。

2.全加器全加器能進(jìn)行加數(shù)、被加數(shù)和低位來的進(jìn)位信號相加，并根據(jù)求和結(jié)果給出該位的進(jìn)位信號。第一百一十頁，共180頁。

第一百一十一頁，共180頁。

第一百一十二頁，共180頁。

所謂全加器，就是完成兩個一位二進(jìn)制數(shù)相加，并考慮到低位來的進(jìn)位，得到本位的和且產(chǎn)生向高位進(jìn)位的邏輯部件。第一百一十三頁，共180頁。

第一百一十四頁，共180頁。

圖3-374位超前進(jìn)位全加器CT74283第一百一十五頁，共180頁。3.3用中規(guī)模集成器件實現(xiàn)組合

邏輯電路基本采用的方法是邏輯函數(shù)對照法。一般來說，使用數(shù)據(jù)選擇器實現(xiàn)單輸出函數(shù)方便，使用譯碼器和附加邏輯門實現(xiàn)多輸出函數(shù)方便；對一些具有某些特點的邏輯函數(shù)，如邏輯函數(shù)輸出為輸入信號相加，則采用全加器實現(xiàn)較為方便。第一百一十六頁，共180頁。

3.3.1用數(shù)據(jù)選擇器實現(xiàn)組合邏輯電路1.用具有n個地址輸入端的數(shù)據(jù)選擇器實現(xiàn)n變量的組合邏輯函數(shù)第一百一十七頁，共180頁。

用數(shù)據(jù)選擇器實現(xiàn)組合邏輯電路時，一般可按以下步驟進(jìn)行。第一百一十八頁，共180頁。

①畫出要求實現(xiàn)的邏輯函數(shù)F的卡諾圖；②畫出選用數(shù)據(jù)選擇器器件輸出Y的卡諾圖；

第一百一十九頁，共180頁。

③對比兩者卡諾圖，確定邏輯函數(shù)F中各自變量與MUX選擇輸入變量的關(guān)系，為使Y=F，需使各對應(yīng)的最小項的系數(shù)相等；④畫邏輯圖。第一百二十頁，共180頁。

【例3-8】用8選1數(shù)據(jù)選擇器(CT74l51)實現(xiàn)邏輯函數(shù)第一百二十一頁，共180頁。

解因F為3變量邏輯函數(shù)，CT74151地址輸入端數(shù)為3，函數(shù)F變量個數(shù)和地址輸入端個數(shù)相同。第一百二十二頁，共180頁。

①畫函數(shù)F的卡諾圖，如圖3-45所示。第一百二十三頁，共180頁。

(2)做8選1數(shù)據(jù)選擇器74LSl5l的卡諾圖，如圖3-44所示。第一百二十四頁，共180頁。

第一百二十五頁，共180頁。

圖3-45例3-8卡諾圖第一百二十六頁，共180頁。

(3)對比圖3-44、圖3-45，設(shè)A2=A、A1=B、A0=C，則得D0=D7=0，D1=D2=D3=D4=D5=D6=1。第一百二十七頁，共180頁。

(4)畫出邏輯圖，如圖3-46所示。第一百二十八頁，共180頁。

圖3-46實現(xiàn)例3-8邏輯函數(shù)的邏輯圖第一百二十九頁，共180頁。

2.用具有n個地址輸入端的數(shù)據(jù)選擇器實現(xiàn)m變量的組合邏輯函數(shù)(1)當(dāng)m<n時第一百三十頁，共180頁。

【例3-9】用8選1數(shù)據(jù)選擇器CT74151實現(xiàn)邏輯函數(shù)第一百三十一頁，共180頁。

解因F為2變量邏輯函數(shù)，CT74151地址輸入端數(shù)為3，m<n，函數(shù)F變量個數(shù)小于地址輸入端個數(shù)。①畫函數(shù)F的卡諾圖，如圖3-47(a)所示。第一百三十二頁，共180頁。

圖3-47例3-9邏輯函數(shù)的卡諾圖和邏輯圖第一百三十三頁，共180頁。

②對比圖3-44與圖3-47（a），令A(yù)2=A，A1=B，A0接地，此時，圖3-44中的D1=D3=D5=D7接地，D0，D2，D4，D6和圖3-47（a）中的最小項一一對應(yīng)，可得D0=0，D2=D4=D6=1。③畫出邏輯電路圖，如圖3-47(b)所示。第一百三十四頁，共180頁。

(2)當(dāng)m>n時①擴(kuò)展法【例3-10】用8選1數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)第一百三十五頁，共180頁。

解8選1數(shù)據(jù)選擇器有3個地址端、8個數(shù)據(jù)輸入端，而4變量函數(shù)一共有16個最小項，所以采用兩片8選1數(shù)據(jù)選擇器，擴(kuò)展成16選1數(shù)據(jù)選擇器，如圖3-48所示。第一百三十六頁，共180頁。

在圖3-48中，以輸入變量A作為使能端EN的控制信號ST,輸入變量B，C，D作為8選1數(shù)據(jù)選擇器的地址端A2，A1，A0的輸入地址。第一百三十七頁，共180頁。

當(dāng)A＝0時，片II被封鎖，輸出Y＝0，片I執(zhí)行數(shù)據(jù)選擇功能，在B，C，D輸入變量作用下，輸出m0～m7中的函數(shù)值。第一百三十八頁，共180頁。

在A＝1時，片I被封鎖，片II執(zhí)行數(shù)據(jù)選擇功能，在B，C，D輸入變量作用下，輸出m8～m15中的函數(shù)值。每片數(shù)據(jù)輸入端的連接與具有n個地址端的數(shù)據(jù)選擇器實現(xiàn)n變量函數(shù)的方法相同。第一百三十九頁，共180頁。

對于例3-10，如果用4選1數(shù)據(jù)選擇器，則將4選1MUX擴(kuò)展成16選1MUX，如圖3-49所示。輸入變量C，D作為片Ⅰ～片Ⅳ的地址，A，B作為片Ⅴ的地址。第一百四十頁，共180頁。

當(dāng)輸入信號AB＝00時，片Ⅴ輸出F為片Ⅰ輸出Y的信號；AB=01時，片Ⅴ輸出F為片Ⅱ輸出Y的信號；AB=10時，片Ⅴ輸出F為片Ⅲ輸出Y的信號；AB=11時，片Ⅴ輸出F為片Ⅳ輸出Y的信號。第一百四十一頁，共180頁。

而各片Y的輸出又通過C，D變量來選擇，例如，變量輸入ABCD=1011時，則輸出F為片Ⅲ中D3的輸入，F(xiàn)=1，相當(dāng)于函數(shù)F的m11最小項值。第一百四十二頁，共180頁。

圖3-48實現(xiàn)例3-10邏輯函數(shù)的邏輯圖第一百四十三頁，共180頁。

②降維圖法【例3-11】用8選1數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)第一百四十四頁，共180頁。

解第1步:作出F的卡諾圖，如圖3-50(a)所示,以C為記圖變量，以A，B，D作為三維卡諾圖的輸入變量，作出3變量降維圖如圖3-50(b)所示。第一百四十五頁，共180頁。

將4變量卡諾圖轉(zhuǎn)換成3變量降維圖的具體做法是：①根據(jù)4變量卡諾圖，若變量C=0及C=1時，函數(shù)值F(A，B，0，D)=F(A，B，1，D)=0，則在對應(yīng)3變量降維圖對應(yīng)的F(A，B，D)小方格中填0，即C·0+C·0=0。例如，圖3-50(b)中F(1，1，1)中的0。第一百四十六頁，共180頁。

②若變量C=0及C=1時，函數(shù)值F(A，B，0，D)=F(A，B，1，D)=1，則在對應(yīng)3變量降維圖對應(yīng)的F(A，B，D)小方格中填1，即C·1+C·1=1。例如，圖3-50(b)中F(1，1，0)、F(0，1，0)中的1。第一百四十七頁，共180頁。

③若變量C=0時，函數(shù)F(A，B，0，D)=0，C=1時，函數(shù)F(A，B，1，D)=1，則在對應(yīng)F(A，B，D)小方格中填C·0+C·1=C。例如，圖3-50(b)中的F(0,0,1)，F(xiàn)(1,0,0)及F(1,0,1)小方格中的C。第一百四十八頁，共180頁。

④若變量C=0時，函數(shù)F(A，B，0，D)=1，C=1時，函數(shù)F(A，B，1，D)=0，則在對應(yīng)F(A，B，D)小方格中填C·1+C·0=C。例如，圖3-50(b)中的F(0,0,0)及F(0,1,1)小方格中的C。第一百四十九頁，共180頁。

第2步：將函數(shù)降維圖與如圖3-44所示8選1數(shù)據(jù)選擇器卡諾圖比較，得到8選1數(shù)據(jù)選擇器的地址輸入端：A2A1A0=ABD，8選1數(shù)據(jù)選擇器的數(shù)據(jù)輸入端D2=D6=1,D7=0，D1=D4=D5=C，D0=D3=C。第一百五十頁，共180頁。

第3步：畫出邏輯電路，如圖3-51所示。第一百五十一頁，共180頁。

圖3-50例3-11降維圖第一百五十二頁，共180頁。

圖3-51例3-11邏輯電路圖第一百五十三頁，共180頁。

采用降維圖法時，可以選用不同的記圖變量，有時，合理選擇記圖變量，可以使電路更簡。圖3-52和圖3-53所示是以B為記圖變量的降維圖法實現(xiàn)方案。第一百五十四頁，共180頁。

圖3-52例3-11降維圖之二第一百五十五頁，共180頁。

圖3-53例3-11邏輯電路圖之二第一百五十六頁，共180頁。

3.3.2用譯碼器實現(xiàn)組合邏輯電路采用譯碼器實現(xiàn)組合邏輯函數(shù)的方法是。第一百五十七頁，共180頁。

(1)將組合邏輯函數(shù)寫成最小項表達(dá)式，并進(jìn)行形式變換；(2)將輸出表達(dá)式與譯碼器輸出表達(dá)式邏輯函數(shù)對照；(3)畫出邏輯圖。第一百五十八頁，共180頁。

【例3-13】用3線－8線譯碼器實現(xiàn)一位全加器。解第一步列出全加器的真值表，如表3－21所示，寫出全加器的最小項表達(dá)式，并進(jìn)行變換：第一百五十九頁，共180頁。

第一百六十頁，共180頁。

第一百六十一頁，共180頁。

第2部：邏輯函數(shù)對照：只需將輸入變量A、B、CI分別加到譯碼器的地址輸入A2、A1、A0，用與非門作為S、CO的輸出門，就可以得到用3線一8線譯碼器實現(xiàn)一位全加器的邏輯電路，如圖3-59所示。第一百六十二頁，共180頁。

圖3-59例3-.13