精品文檔-下載后可編輯一種基于數(shù)字預(yù)失真平臺(tái)的推進(jìn)算法研究-基礎(chǔ)電子引言

在巨大的市場(chǎng)壓力之下，高功率無(wú)線電設(shè)計(jì)似乎顯得比以往任何時(shí)候都更具成本效益。其中，重要組成部分便是發(fā)射機(jī)效率。簡(jiǎn)單看一下功率放大器（PA）的傳遞函數(shù)，就會(huì)發(fā)現(xiàn)線性度與電源效率之間存在根本的對(duì)立關(guān)系。在飽和狀態(tài)下工作時(shí)，PA晶體管的電源效率，但線性度不佳。非線性會(huì)使頻譜擴(kuò)展到信號(hào)帶寬以外，從而干擾相鄰?fù)ǖ?，降低鄰道泄漏比（ACLR）性能。在信號(hào)帶寬內(nèi)，放大器非線性也會(huì)導(dǎo)致失真增加，從而降低接收機(jī)的誤差矢量幅度（EVM）性能，使誤碼率（BER）增大。

為了滿足空中接口的線性度和頻譜要求，降低功率放大器的輸入信號(hào)電平，使其在傳遞曲線的線性部分工作，但這會(huì)導(dǎo)致電源效率不佳。這種方法雖然簡(jiǎn)單，但會(huì)增加系統(tǒng)成本；為了實(shí)現(xiàn)所需的功率輸出，必須使用更大、更昂貴的PA。在典型的3G移動(dòng)基站收發(fā)臺(tái)（BTS）中，發(fā)射效率低于10%，這意味著90%以上的直流功率轉(zhuǎn)化成了熱量而沒(méi)有得到利用。

1數(shù)字預(yù)失真技術(shù)

對(duì)于這個(gè)兩難問(wèn)題，更具成本效益的解決方案是采用設(shè)計(jì)巧妙的DSP。利用數(shù)字預(yù)失真（DPD）這種技術(shù)，可以通過(guò)使發(fā)射信號(hào)預(yù)失真來(lái)滿足頻譜要求，同時(shí)讓工作在高效率飽和區(qū)的PA晶體管有效線性化。DPD需要一個(gè)觀測(cè)接收機(jī)，通過(guò)其中的高帶寬ADC，對(duì)PA輸出的耦合版本進(jìn)行下變頻處理。發(fā)射波形的數(shù)字版本與接收波形相比較，由自適應(yīng)算法計(jì)算或更新一系列參數(shù)，以便預(yù)加載下一個(gè)發(fā)射波形。當(dāng)自適應(yīng)算法收斂時(shí)，即使PA工作在傳遞函數(shù)的高度非線性部分，發(fā)射機(jī)輸出也實(shí)現(xiàn)了線性化。DPD可將發(fā)射機(jī)效率從10%以下提高到35%以上，具體取決于所用的算法和功率放大器拓?fù)浣Y(jié)構(gòu)。

包含DPD等復(fù)雜閉環(huán)算法的無(wú)線電系統(tǒng)設(shè)計(jì)不能孤立地進(jìn)行。針對(duì)信號(hào)鏈的模擬行為和PA的電氣與熱記憶效應(yīng)進(jìn)行建模也不是一件容易的事。失真機(jī)制的數(shù)量會(huì)隨著非線性階數(shù)的提高而迅速增加，這意味著PA的輸入驅(qū)動(dòng)電平可能會(huì)顯著改變失真行為。一款完整的閉環(huán)估算平臺(tái)對(duì)于優(yōu)化給定PA的DPD算法可謂無(wú)價(jià)之寶。

ADI公司已開(kāi)發(fā)出3G/4G兼容發(fā)射無(wú)線電平臺(tái)，支持無(wú)線基礎(chǔ)設(shè)施設(shè)備的設(shè)計(jì)人員利用功率放大器和數(shù)字預(yù)失真技術(shù)估算閉環(huán)性能結(jié)果。這款混合信號(hào)數(shù)字預(yù)失真平臺(tái)（MSDPD）如圖1所示，它將高性能線性和混合信號(hào)器件組合成先進(jìn)的發(fā)射機(jī)和DPD觀測(cè)接收機(jī)。

圖1：混合信號(hào)數(shù)字預(yù)失真（MSDPD）開(kāi)發(fā)板

2DPD平臺(tái)的FPGA優(yōu)勢(shì)

當(dāng)今許多DPD用戶使用的解決方案要么基于固定功能ASIC，要么基于FPGA。FPGA具有可編程能力，因此用戶能夠靈活地優(yōu)化解決方案，并能夠適應(yīng)數(shù)據(jù)轉(zhuǎn)換器和功率晶體管技術(shù)的未來(lái)發(fā)展。固定功能ASIC則不允許設(shè)計(jì)人員輕易改變算法或支持不同版本的標(biāo)準(zhǔn)?？删幊唐骷暮锰幨强梢约铀佼a(chǎn)品上市，靈活且經(jīng)濟(jì)有效地適應(yīng)新標(biāo)準(zhǔn)和發(fā)展中的標(biāo)準(zhǔn)，而不必像ASIC那樣需要重新設(shè)計(jì)。

隨著FPGA技術(shù)的進(jìn)步，現(xiàn)在使用一個(gè)FPGA器件就能實(shí)現(xiàn)整個(gè)無(wú)線電調(diào)制解調(diào)器，并支持多種標(biāo)準(zhǔn)和多天線，因此可以省去許多信號(hào)處理和連接IC，電路板空間得以縮小，BOM成本得以降低。此外，這種集成度讓業(yè)界離軟件無(wú)線電（SDR）又近了一步，有助于設(shè)備制造商快速響應(yīng)網(wǎng)絡(luò)提供商的需求。

MSDPD開(kāi)發(fā)平臺(tái)是市場(chǎng)上僅有的一款為無(wú)線基礎(chǔ)設(shè)施設(shè)備的設(shè)計(jì)人員提供FPGA功能的解決方案。MSDPD板能夠與多種FPGA開(kāi)發(fā)套件無(wú)縫連接：通過(guò)HSMC接口使用AlteraStratixIV，以及通過(guò)FMC接口使用XilinxVirtex6。直接與FPGA接口為設(shè)計(jì)人員提供了一個(gè)即時(shí)便捷框架，可以快速估算第三方DPD算法，或者通過(guò)簡(jiǎn)單的FPGA重新編程，在一個(gè)閉環(huán)環(huán)境中設(shè)計(jì)并優(yōu)化自己的算法。

3DPD平臺(tái)的架構(gòu)

MSDPD板的發(fā)射鏈和觀測(cè)接收路徑均提供同類(lèi)的性能。無(wú)線電采用寬帶設(shè)計(jì)，可在裝配時(shí)進(jìn)行配置，以支持800MHz至2.7GHz的RF頻段。目前支持125MHz的發(fā)射帶寬。根據(jù)所用的DPD方法，校正后的發(fā)射帶寬在20MHz至40MHz之間。

MSDPD板的輸入包括FPGA的基帶數(shù)字?jǐn)?shù)據(jù)、參考時(shí)鐘、觀測(cè)到的RF輸出和功率。其輸出包括所需RF載波中心頻率的RF預(yù)放大輸出和發(fā)射機(jī)輸出的IF采樣版本。該板設(shè)計(jì)為可與外部PA和RF耦合網(wǎng)絡(luò)一起工作。MSDPD上使用的發(fā)射機(jī)和觀測(cè)接收機(jī)信號(hào)鏈如圖2所示，

圖2：MSDPD發(fā)射與觀測(cè)路徑框圖

4ZIF/CIF發(fā)射機(jī)

MSDPD板利用16位1.2GSPS雙通道DAC對(duì)來(lái)自數(shù)字處理器的基帶I和Q數(shù)據(jù)進(jìn)行采樣，然后調(diào)制到所需的RF輸出頻率并放大，產(chǎn)生+19dBm的峰值輸出功率，這樣就能傳送到外部PA進(jìn)行發(fā)射。MSDPD板支持零中頻（ZIF）和復(fù)中頻（CIF）兩種發(fā)射架構(gòu)。

DAC選用1.2GSPS16位雙通道DACAD9122，它具有同類(lèi)的性能，可滿足MC-GSM1類(lèi)要求。高輸入LVDS數(shù)據(jù)速率支持代MSDPD平臺(tái)的200MHz輸入帶寬。AD9122的片內(nèi)32位NCO（數(shù)字控制振蕩器）支持以小于1Hz的步長(zhǎng)靈活地產(chǎn)生IF頻率，有助于設(shè)計(jì)人員滿足信道柵要求。如果沒(méi)有NCO，則需要使用RFPLL中的分頻器，這種方法可能會(huì)降低雜散性能。片內(nèi)還集成了數(shù)字增益、相位和失調(diào)補(bǔ)償功能，幫助減少LO饋通及模擬正交調(diào)制器引入的無(wú)用邊帶，從而將RF濾波要求降至。

雙通道DAC后接一個(gè)五階低通濾波器，用以消除無(wú)用的DAC鏡像或時(shí)鐘相關(guān)雜散。濾波器截止頻率按照高要求設(shè)計(jì)，以便在整個(gè)發(fā)射帶寬內(nèi)保持平坦的頻率響應(yīng)和低群延遲變化。濾波之后，ADL5375正交調(diào)制器將模擬IF上變頻為終RF，選擇ADL5375的原因是它具有寬頻帶和極低的噪底（-159dBm/Hz）。ADL5375支持禁用功能，在TDD突發(fā)脈沖的Rx部分，可以禁用輸出。

發(fā)射路徑的本振（LO）利用ADF4150PLL和外部VCO在片上產(chǎn)生，以提供出色的相位噪聲性能。復(fù)中頻發(fā)射架構(gòu)還有一個(gè)好處，因?yàn)橛^測(cè)接收機(jī)采用高中頻采樣架構(gòu)，所以發(fā)射和觀測(cè)接收路徑可以共用LO。

正交調(diào)制器之后是RF放大鏈。由于PA的增益會(huì)隨著頻率和溫度變化而改變，因此需要某種模擬增益控制來(lái)均衡發(fā)射機(jī)。為使SNR降幅并實(shí)現(xiàn)OIP3（輸出三階交調(diào)點(diǎn)）性能，建議大部增益范圍調(diào)整在各放大級(jí)之間進(jìn)行。ADL554115dB固定增益模塊后接一個(gè)PIN二極管衰減器，用于模擬增益控制。固定增益模塊的線性度和噪聲性能通常優(yōu)于VGA（可變?cè)鲆娣糯笃鳎?。預(yù)驅(qū)動(dòng)器寬帶放大器ADL5320是MSDPD板RF放大鏈的一個(gè)器件，提供13dB的額外增益和42dBm的OIP3，2.1GHz時(shí)的噪聲系數(shù)（NF）為4.5dB。級(jí)聯(lián)RF放大鏈提供22dB的增益，增益下的OP1dB為24dBm，OIP3為41dBm。

整個(gè)DPD帶寬內(nèi)的通帶平坦度和群延遲變化也是發(fā)射機(jī)的重要特性參數(shù)。數(shù)字算法會(huì)嘗試均衡上變頻器的頻率響應(yīng)。這將直接影響發(fā)射機(jī)的動(dòng)態(tài)范圍，其降幅為整個(gè)通帶內(nèi)的紋波或衰減量。MSDPD板發(fā)射路徑的濾波器設(shè)計(jì)經(jīng)過(guò)優(yōu)化，整個(gè)帶寬內(nèi)的通帶平坦度小于1dB，群延遲變化小于0.5ns。

5中頻采樣觀測(cè)接收機(jī)

MSDPD板內(nèi)置一個(gè)完整的實(shí)中頻采樣觀測(cè)接收機(jī)，旨在對(duì)PA的耦合輸出進(jìn)行數(shù)字化處理，并將其提供給DSP元件。此接收機(jī)的作用是觀測(cè)發(fā)射路徑的特性，因此其線性度和噪聲性能應(yīng)優(yōu)于受監(jiān)控的對(duì)象，這樣才不會(huì)影響整體性能。觀測(cè)路徑導(dǎo)致的PA耦合輸出失真增加無(wú)法與PA失真區(qū)分開(kāi)來(lái)，勢(shì)必影響DPD算法的有效性。為了獲得的DPD性能，濾波器在目標(biāo)頻段內(nèi)應(yīng)具有相對(duì)平坦的頻率響應(yīng)和低群延遲變化。

觀測(cè)接收機(jī)包括一個(gè)雙平衡無(wú)源混頻器AD5365/7，它工作在900-2500MHz的RF頻段。這個(gè)高度線性的混頻器具有36dBm的輸入IP3，并且集成RF和LO巴倫及SPDT開(kāi)關(guān)，支持在兩個(gè)LO源中進(jìn)行選擇?；祛l器將RF信號(hào)下變頻為184MHz的典型IF信號(hào)，但該IF頻率可根據(jù)應(yīng)用要求而改變。混頻器之后是數(shù)字控制可變?cè)鲆娣糯笃鳎―GA）AD8375，它提供24dB的增益范圍，確保ADC的完整動(dòng)態(tài)范圍得以維持。接下來(lái)是一個(gè)抗混疊濾波器，用以消除諧波和寬帶噪聲，然后由12位250MSPSADCAD9230對(duì)信號(hào)進(jìn)行數(shù)字化處理。四載波WCDMA回送結(jié)果顯示，ADC輸出端的實(shí)測(cè)性能為60dBSNRFS和77dBc無(wú)雜散動(dòng)態(tài)范圍（SFDR）。

6閉環(huán)性能

利用MSDPD板進(jìn)行閉環(huán)發(fā)射機(jī)估算的典型設(shè)置如圖3所示。有了FPGA開(kāi)發(fā)套件和MSDPD板之后，只需要電源連接、一臺(tái)帶USB接口的計(jì)算機(jī)和一個(gè)PA級(jí)就能構(gòu)成完整的估算系統(tǒng)并運(yùn)行。

圖3：帶FPGA開(kāi)發(fā)平臺(tái)的MSDPD設(shè)置

圖4顯示使用MSDPD板進(jìn)行線性化之前和之后的典型閉環(huán)DPD性能，測(cè)試信號(hào)為2.14GHz的20MHz帶寬LTE信號(hào)。結(jié)果令人振奮，預(yù)示著可以利用更低廉的PA來(lái)實(shí)現(xiàn)更高的電源效率和線性度。頻譜性能一般可提高至少25dB，具體取決于DPD算法。

圖4：MSDPD閉環(huán)性能

7結(jié)語(yǔ)

ADI公司的MSDPD板是一款完備的工具，可供無(wú)線公司研究DPD技術(shù)在其系統(tǒng)中