精品文檔-下載后可編輯基于8086CPU的單芯片計算機(jī)系統(tǒng)的設(shè)計-設(shè)計應(yīng)用1引言

隨著超大規(guī)模集成電路工藝的發(fā)展，在一顆芯片上集成上百萬甚至上億個晶體管已成為現(xiàn)實。現(xiàn)在，芯片廠商都以面積化、功能化作為自己的發(fā)展方向，深亞微米效應(yīng)理論及IP核技術(shù)越來越受到理論界和工業(yè)界的廣泛關(guān)注，系統(tǒng)芯片是當(dāng)前技術(shù)發(fā)展的必然趨勢。計算機(jī)的發(fā)展經(jīng)歷了電子管計算機(jī)、晶體管計算機(jī)、集成電路計算機(jī)和大規(guī)模集成電路計算機(jī)，它的發(fā)展一直是將越來越多的功能集成在越來越小的空間內(nèi)?？梢灶A(yù)見，在某些特定領(lǐng)域，半導(dǎo)體制造業(yè)朝著整合型單芯片系統(tǒng)的總體趨勢將會日益明顯。

所謂單芯片計算機(jī)即是將傳統(tǒng)PC機(jī)箱里的主板上的芯片組、CPU、內(nèi)存、顯卡、聲卡和網(wǎng)卡等限度的集成在單個芯片中。單芯片計算機(jī)與傳統(tǒng)PC相比，重量、體積和功耗大幅下降，從而系統(tǒng)性能將得到很大地改善，同時帶來價格的突破性下降，直接促進(jìn)計算機(jī)的迅速普及。

本文搭建的單芯片計算機(jī)系統(tǒng)基于標(biāo)準(zhǔn)8086CPU，集成了AMBA總線、SDRAM、8255、ROM等外圍IP，并在AlteraDE2FPGA開發(fā)板上實現(xiàn)了功能演示。

2單芯片計算機(jī)的發(fā)展概況

單芯片計算機(jī)是一個完整的計算機(jī)系統(tǒng)，CPU、存儲器和輸入輸出接口，通過總線連接，構(gòu)成了單芯片計算機(jī)的基本系統(tǒng)。單芯片計算機(jī)的系統(tǒng)級設(shè)計，是以CPU為開展的I/O和外設(shè)集成過程，是基本的SoC設(shè)計流程。

近幾年，Intel、AMD和VIA等微處理器制造商紛紛推出平臺策略，將微處理器和芯片組組合在一起，形成一個完整的解決方案，并計劃將來進(jìn)一步推出集成所有芯片的單芯片微處理器。Intel公司頻推平臺策略，計劃進(jìn)一步推出整合所有芯片的單芯片計算機(jī)，還*了一個由500名工程師組成的研發(fā)團(tuán)隊，開發(fā)其單芯片電腦產(chǎn)品，希望將目前電腦主板上的32顆芯片全部集成到單一的芯片中。而在AMD四核皓龍?zhí)幚砥髦?，四個獨(dú)立的CPU核集成到單一硅片上，每個核具有單獨(dú)的64KB數(shù)據(jù)緩存、64KB指令緩存和512KB的二級緩存，四個共享2MB（或者更大）的三級緩存。這樣每個CPU核都能夠充分發(fā)揮各自的效能，從而大幅度提升整個處理器的性能。

單芯片計算機(jī)的設(shè)計，是一個基于某一種型號CPU及其外圍I/O接口的SoC設(shè)計過程。因此，選擇哪種型號的CPU就成了設(shè)計的首要問題。綜合設(shè)計難度，工程進(jìn)度的因素，同時考慮所選CPU要有一定的代表性，因此終選擇標(biāo)準(zhǔn)Intel8086CPU?；?086的單芯片計算機(jī)基本結(jié)構(gòu)，如圖1所示。

3單芯片計算機(jī)系統(tǒng)的設(shè)計

8086CPU芯片有兩種工作模式，模式與模式。所謂模式，是指系統(tǒng)中只有一個8086微處理器，在這種情況下，所有的總線控制信號，都直接由8086CPU產(chǎn)生，系統(tǒng)的總線控制邏輯電路被減到少，該模式適用于規(guī)模較小的微機(jī)應(yīng)用系統(tǒng)。

本實驗采用8086的工作模式進(jìn)行單芯片計算機(jī)的設(shè)計。所謂單芯片計算機(jī)系統(tǒng)設(shè)計，即除了包含CPU、ROM、RAM、總線、地址鎖存器、數(shù)據(jù)收發(fā)器、外設(shè)地址譯碼電路以外，集成一個或一個以上的外圍I/O接口，從而構(gòu)成一個完整的系統(tǒng)。搭建的系統(tǒng)結(jié)構(gòu)圖如2所示。

本論文所設(shè)計的8086單芯片計算機(jī)系統(tǒng)集成了遵從AMBA協(xié)議的總線、8255通用并行接口，以及SDRAM控制器。在這里，以8255通用并行接口為例，介紹包含8255應(yīng)用電路的單芯片計算機(jī)系統(tǒng)的設(shè)計。8255作為外圍I/O設(shè)備通過AHB總線與8086CPU進(jìn)行通信。

單芯片計算機(jī)系統(tǒng)的RTL級設(shè)計是一個SoC的設(shè)計過程。包括CPU子系統(tǒng)的設(shè)計、總線的選擇和接口設(shè)計，以及存儲器單元的接口設(shè)計。

3.1CPU子系統(tǒng)的設(shè)計

CPU子系統(tǒng)包括8086CPU、數(shù)據(jù)收發(fā)控制器、地址鎖存器和存儲器譯碼電路等。

CPU與存儲器（或I/O端口）進(jìn)行交換時，CPU首先要送出地址信號，然后再發(fā)出控制信號及傳送數(shù)據(jù)。因此需要加入地址鎖存器，先鎖存地址，使在讀寫總線周期內(nèi)地址穩(wěn)定。

數(shù)據(jù)收發(fā)控制器相當(dāng)于一個總線開關(guān)，用來控制CPU的數(shù)據(jù)總線選擇從存儲單元或I/O端口發(fā)送或接受數(shù)據(jù)，匹配通信時序。

存儲器譯碼電路與74LS138原理一樣，利用地址線生成ROM和RAM單元的片選信號。CPU上電復(fù)位后地址為FFFF0H，首先從ROM里讀出程序，該程序是無條件跳轉(zhuǎn)指令，能夠使CPU跳轉(zhuǎn)到RAM的地址。CPU再從SDRAM里讀出程序。

3.2總線的選擇和設(shè)計

總線的集成對縮小芯片的面積以及減少總線的扇出都有非常積極的意義。標(biāo)準(zhǔn)的8086CPU，一般采用的是傳統(tǒng)的三總線結(jié)構(gòu)，就是地址總線、數(shù)據(jù)總線、控制總線，基于這個總線架構(gòu)，還可以擴(kuò)展8255、顯示器、鍵盤/鼠標(biāo)、網(wǎng)卡之類的IP。

3.2.1總線協(xié)議的選擇

傳統(tǒng)的8086系列CPU系統(tǒng)總線有ISA總線、EISA總線等。ISA總線是16位的系統(tǒng)總線，其工作頻率為8MHz，數(shù)據(jù)傳輸速率為16MB/s。EISA是一種在ISA總線基礎(chǔ)上擴(kuò)充的數(shù)據(jù)寬度為32位的開放總線標(biāo)準(zhǔn)。傳輸速率可以達(dá)到33MB/s。但是由于I/O速度比較低，這兩種總線技術(shù)已經(jīng)逐漸被淘汰。

AMBA擁有眾多第三方支持，在基于ARM處理器內(nèi)核的SoC設(shè)計中，已經(jīng)成為廣泛支持的現(xiàn)有互聯(lián)標(biāo)準(zhǔn)之一。2.0版AMBA標(biāo)準(zhǔn)定義了三組總線：AHB（AMBA高性能總線）、ASB（AMBA系統(tǒng)總線）、和APB（AMBA外設(shè)總線）。AHB的總線架構(gòu)的相互連接采用了傳統(tǒng)的帶有主模塊和從模塊的共享總線模式，接口與互連功能分離，這對芯片上模塊之間的互連具有重要意義。因此，本論文所選擇的總線遵從AHB總線傳輸?shù)幕疽?guī)范，并在此基礎(chǔ)上針對8086CPU的特點(diǎn)增加和修正了某些總線的接口。整個設(shè)計主要包括兩方面的內(nèi)容：AHB和8086傳輸時序的匹配；基于8086CPU的總線接口的擴(kuò)展設(shè)計?？偩€結(jié)構(gòu)圖如圖3所示。

3.2.2傳輸時序的匹配

因為AHB總線和CPU的傳輸協(xié)議不同，所以需要匹配兩個接口的時序，以保證CPU與其他外圍IP可以通過總線正常通信。相關(guān)接口控制信號如表1所示。

接口模塊首先根據(jù)MIO信號判斷訪問的是存儲器還是I/O設(shè)備，如果是I/O設(shè)備，當(dāng)采樣到READY信號為高電平時，獲取AHB的總線控制權(quán)，與外圍I/O設(shè)備進(jìn)行通信。設(shè)計的狀態(tài)機(jī)如圖4所示。

T1：根據(jù)MIO信號判斷當(dāng)前CPU是否需要訪問外圍I/O。如果8086處理器核訪問的是存儲器單元而不是AHB總線上的設(shè)備（即MIO為1），狀態(tài)機(jī)則保持T1狀態(tài)，并且不向AHB總線發(fā)出總線請求信號（即HBUSREQ信號置為0）。MIO為低電平則跳轉(zhuǎn)到T2。

T2：狀態(tài)機(jī)進(jìn)入T2狀態(tài)后，向AHB總線發(fā)出總線請求信號（即HBUSREQ信號置為1），向AHB總線仲裁器請求訪問總線。同時檢測READY信號，當(dāng)檢測到READY信號為高電平，即AHB總線仲裁器把總線訪問權(quán)限交給8086處理器核，狀態(tài)機(jī)在下個時鐘上升沿進(jìn)入T3狀態(tài)。反之，如果READY一直為低電平，表示目前8086CPU要訪問的AHB總線上的從設(shè)備沒有準(zhǔn)備就緒，要求8086處理器核插入等待狀態(tài)，狀態(tài)機(jī)一直保持T2狀態(tài)不變。

T3：CPU通過AHB總線與外圍IP進(jìn)行通信，直至通信結(jié)束，返回到T1狀態(tài)。

8086處理器核的讀寫信號受READY信號控制，當(dāng)READY信號為高電平時，可進(jìn)行數(shù)據(jù)的接收和發(fā)送，否則讀寫信號保持。READY信號由AHB總線上從設(shè)備傳輸完成信號HREADYIn、AHB總線允許信號HGRANT以及從設(shè)備應(yīng)答信號HRESP三者共同決定。而總線上的讀寫控制信號HWRITE由組合邏輯產(chǎn)生。其產(chǎn)生過程偽碼如表2所示。

3.2.3總線接口擴(kuò)展

8086CPU除了數(shù)據(jù)、地址總線以及讀寫和READY等主要控制信號外，還有中斷請求和應(yīng)答以及外接DMA設(shè)備的相關(guān)端口信號。而這些信號是標(biāo)準(zhǔn)AHB總線所不具備的，因此還需要擴(kuò)展總線接口以匹配8086CPU。總線接口的擴(kuò)展設(shè)計主要包括兩部分：中斷處理和DMA數(shù)據(jù)通道。8086CPU關(guān)于中斷和DMA的端口信號如表4所示。

系統(tǒng)總線在接收到外設(shè)的中斷請求之后，會向CPU提出中斷申請，一旦接收到中斷響應(yīng)，要向外設(shè)傳送中斷響應(yīng)信號，同時修改譯碼單元，選通該外設(shè)，保證在第二個中斷響應(yīng)期間能將中斷類型號通過總線傳送給CPU，使得CPU能成功跳轉(zhuǎn)到中斷服務(wù)子程序。

DMA控制器在執(zhí)行數(shù)據(jù)傳輸時，需要掌握AHB總線的控制權(quán)，向片上存儲器或者總線上其他外設(shè)發(fā)出地址和控制信號，即相當(dāng)于AMBA的主設(shè)備；另一方面，在DMA控制器啟動工作之前，CPU需要對其進(jìn)行預(yù)處理操作，以使其按照特定的配置參數(shù)進(jìn)行工作，在這個初始化階段，CPU是AHB總線上的主設(shè)備，DMA控制器屬于從設(shè)備?；贒MA控制器的這種兩面性，在總線設(shè)計中配備了專門的DMA通道與其相匹配：CPU正常工作時，

DMA扮演從設(shè)備的角色，接受CPU對其的初始化；利用HLDA作仲裁信號，當(dāng)CPU響應(yīng)外設(shè)DMA請求時（即HLDA為高電平），讓出總線控制權(quán)給外設(shè)，利用DMA數(shù)據(jù)通道傳輸數(shù)據(jù)，傳輸?shù)膮f(xié)議同樣遵從AMBA協(xié)議?？偩€的時序控制模塊狀態(tài)如圖5所示。

3.3存儲單元的接口設(shè)計

存儲器子系統(tǒng)包括一個RAM和一個ROM，8086CPU支持20位地址總線，具有1M字節(jié)存儲空間，分為RAM區(qū)和ROM區(qū)。本文利用開發(fā)板的片上ROM資源配置成16k*16的格式作為存儲器中的ROM單元，采用DE2開發(fā)板上的8M的SDRAM配置成256K*16位總線格式代替存儲器中的RAM單元。

在各種隨機(jī)存儲器件中，SDRAM的價格低，體積小，速度快，容量大，是比較理想的器件。但SDRAM的控制邏輯比較復(fù)雜，對時序要求也十分嚴(yán)格，這就要求有一個專門的控制器：控制SDRAM的初始化，刷新和預(yù)沖以及基本的讀寫操作。同時，需要匹配SDRAM控制器和8086CPU的讀寫時序。該接口具體實現(xiàn)的狀態(tài)機(jī)如圖6所示。

T1：當(dāng)RDY為高電平時，首先確定是進(jìn)行讀還是寫操作，這時DONE為0：讀：設(shè)置WR=0，RD=1；寫：設(shè)置WR=1，RD=0。

T2：當(dāng)DONE信號為高電平，表示可以進(jìn)行讀/寫操作，跳轉(zhuǎn)到T3。

T3：CPU通過SDRAM控制器對SDRAM進(jìn)行讀寫操作。

T4：當(dāng)?shù)妥止?jié)有效信號bwl_n為高電平時，執(zhí)行低字節(jié)傳輸。

T5：當(dāng)高字節(jié)有效信號bwh_n為高電平時，執(zhí)行高字節(jié)傳輸。

T6：CPU完成讀寫操作，相關(guān)控制信號清零。

其中，DONE信號用于指示是否讀寫完成，只有DONE為高電平時表示讀寫完成，才能進(jìn)行下次讀寫操作。RDY信號表示SDRAM是否做好準(zhǔn)備接受CPU的訪問,由SDRAM的寫請求信號（IN_REQ=1）和讀有效信號（OUT_VALID=1）共同控制，其產(chǎn)生過程偽碼如表5所示。

根據(jù)單芯片計算機(jī)系統(tǒng)級設(shè)計的組成結(jié)構(gòu)，調(diào)用已經(jīng)編寫完成的8086IP軟核、8255IP軟核、SDRAM控制器、SDRAM模型IS42S16400、AHB總線IP軟核以及譯碼器IP軟核。

連接相應(yīng)的輸入輸出端口，同時對8086相關(guān)的輸入端口進(jìn)行賦值，將未使用的輸出端口懸空，完成單芯片計算機(jī)系統(tǒng)的RTL級設(shè)計。

4單芯片計算機(jī)系統(tǒng)的仿真與驗證

單芯片計算機(jī)的RTL級設(shè)計只是全部設(shè)計流程的一部分，為保證終設(shè)計的成功，必須對其進(jìn)行全面的軟件仿真與硬件驗證，包括搭建測試平臺，設(shè)計測試方案以及分析仿真結(jié)果，實現(xiàn)FPGA驗證。

4.1測試方案的設(shè)計

在包含8255應(yīng)用電路的單芯片計算機(jī)系統(tǒng)搭建完成的基礎(chǔ)上，要求實現(xiàn)八個開關(guān)量控制八個LED燈亮滅的功能。將八個開關(guān)量連接8255的PA0～PA7；將八個LED燈驅(qū)動電路連接8255的PC0～PC7。在8086CPU的控制下，通過總線讀取連接在8255PA口的八個開關(guān)量，將開關(guān)值送往SDRAM存儲，再從SDRAM讀取開關(guān)量發(fā)送到8255PC口，使其驅(qū)動八個LED燈的亮或滅。

4.2仿真結(jié)果分析

單芯片計算機(jī)集的RTL級仿真波形，如圖7所示。在8086CPU的控制下，8255接口讀取連接在8255PA口的八個開關(guān)量11000010以后，將其發(fā)送到8255的PC口，驅(qū)動輸出邏輯值11000010。

使用QuartusII軟件成功編譯設(shè)計，將布局布線生成的結(jié)果到FPGA中，得到與設(shè)計等效的實際電路，對實際的電路用測試系統(tǒng)進(jìn)行測試，從而驗