FPGA中的DSP核心設(shè)計FPGA中的DSP核心設(shè)計

應(yīng)用系統(tǒng)規(guī)劃FPGA設(shè)計基礎(chǔ)DSP核心設(shè)計實驗應(yīng)用示範(fàn)2SOC技術(shù)演進(jìn)

3SOC技術(shù)應(yīng)用

4SOC(System-On-Chip)開發(fā)平臺

5硬體設(shè)計

應(yīng)用系統(tǒng)規(guī)劃DSP核心設(shè)計微控碼設(shè)計CPU界面設(shè)計I/O界面設(shè)計6軟體設(shè)計

組合語言基礎(chǔ)組合語言結(jié)構(gòu)組合語言定義模組程式設(shè)計系統(tǒng)程式設(shè)計7內(nèi)藏式PC控制器

ZF-Linux公司的MachZ(ZFX86)

1.100MHz的586CPU，耗電0.5W。2.現(xiàn)成的BIOS碼和參數(shù)設(shè)定工具。3.外加元件極少。4.研發(fā)過程中可利用RS-232、USB及Ethernet界面連接。5.模組中併入FPGA和ADC/DAC。6.全部電路板尺寸約10cm*20cm。7.程式和資料儲存在8MB的單晶硬碟(Disk-On-Chip，簡稱DOC)中。8FPGA電路

Xilinx公司Virtex-II系列的XC2V250：1.閘數(shù)(GateCount)為250K，內(nèi)部電源為1.5V，可允許420MHz的脈波頻率。2.邏輯閘單位為CLB，每個CLB包含四組Slice，每個Slice中都有一組D型正反器和4位元可程式邏輯。3.XC2V250中有24*16個CLB，相當(dāng)於1536個Slice。4.擁有獨立的雙阜RAM，容量為18Kbit或是2Kbyte。XC2V250中共有24個雙阜RAM，容量共48KB。5.擁有硬體乘法器，為18*18=36的整數(shù)乘法器。XC2V250中共有24個硬體乘法器。6.XC2V250中最多可同時擁有16組的公用Clock，具備硬體連線。7.就繞線能力極佳，幾乎不會繞線失敗。8.擁有200個I/O點，每個I/O點都可規(guī)劃成不同型式的邏輯準(zhǔn)位。

Xilinx公司Spartan系列的XCS05XL：1.閘數(shù)(GateCount)為5K，內(nèi)部電源為3.3V，可允許80MHz的脈波頻率。2.邏輯閘的單位為CLB，每個CLB包含兩組D型暫存器和4位元的可程式邏輯。3.XCS05中有10*10個CLB，相當(dāng)於200組暫存器。4.最多可同時擁有4組的公用Clock，具備硬體連線。5.擁有72個I/O點，每個I/O點都可規(guī)劃成3.3V的LVTTL邏輯準(zhǔn)位。

9內(nèi)藏式DSP核心1.不參考任何現(xiàn)成的設(shè)計。2.組合語言規(guī)劃以簡單、易讀為目標(biāo)。3.DSP必須搭配586CPU，以即時控制為主。4.DSP和586CPU以雙阜記憶體連接。5.目標(biāo)是執(zhí)行32KHz的即時控制程式。

功能上

1.就586CPU而言，記憶體佔用ISA-bus的8KB位址，總共48KB的雙阜記憶體規(guī)劃成24頁。2.就DSP而言，雙阜記憶體規(guī)劃成資料區(qū)、程式區(qū)、微碼區(qū)和堆疊區(qū)四個部分，除了微碼區(qū)為32-bit外，其他部分都是16-bit(1-word)寬度。3.不論是DSP或586CPU都不準(zhǔn)直接控制I/O界面。所有I/O界面都以DMA方式和記憶體連接。4.外部擴(kuò)接電路(包括ADC、DAC和另一顆FPGA)都是由I/O控制器透過串列界面連接。10eMotion控制器

配置包括：ZFX86：586CPUEtherNet：網(wǎng)路以PCI-bus連接CPUDOC：8MB單晶硬碟。BIOS：256KB的容量。RAM插槽：插上64MB的RAM卡DSP插槽：插上內(nèi)含DSP核心的eM_FPGA卡ADDA插槽：插上包括ADC/DAC的eM_ADDA卡ext擴(kuò)張座：3組50P的插座，可作為彈性擴(kuò)張用，以處理不同的專題實驗。實驗接頭：2組26P的插座，可連接兩組的實驗?zāi)＝M，通常一組固定為LCD面板。11軟體開發(fā)環(huán)境

e控制器：提供硬體控制和軟體管理等控制功能。

近端PC：提供軟硬體開發(fā)過程中的開發(fā)工具和作業(yè)環(huán)境。

遠(yuǎn)端PC：提供教學(xué)和產(chǎn)業(yè)應(yīng)用時的遠(yuǎn)端監(jiān)控功能。12視窗操作環(huán)境

執(zhí)行上採用Linux系統(tǒng)操作上採用視窗作業(yè)環(huán)境開機(jī)程序：

1.DOC檔案解壓縮並下載到RAM中2.檔案的讀寫或管理都在RAM中3.DOC儲存的檔案都是唯讀檔案4.使用者程式儲存在PC端的硬碟5.PC端在視窗環(huán)境直接處理檔案6.光碟和印表機(jī)在視窗下處理13程式開發(fā)環(huán)境

項目說明C程式開發(fā)(e控器部分)1.直接在視窗中編輯程式碼2.在終端機(jī)中下達(dá)編譯指令3.在終端機(jī)中執(zhí)行下載指令DSP程式開發(fā)(e控器部分)1.直接在視窗中編輯程式碼2.在終端機(jī)中下達(dá)編譯指令3.在終端機(jī)中下載並執(zhí)行VHDL程式開發(fā)(e控器部分)1.直接在視窗中編輯程式碼2.直接在視窗中下達(dá)編譯指令3.在終端機(jī)中下載並執(zhí)行C程式開發(fā)(PC端部分)所有程序都可在視窗環(huán)境處理JAVA程式開發(fā)所有程序都可在視窗環(huán)境處理Matlab開發(fā)所有程序都可在視窗環(huán)境處理Simulink開發(fā)所有程序都可在視窗環(huán)境處理應(yīng)用程式執(zhí)行所有程序都可在視窗環(huán)境處理14即時控制環(huán)境DSP核心部分負(fù)責(zé)即時控制程式，抽樣控制頻率可高達(dá)32KHz，完全不受Linux作業(yè)系統(tǒng)干擾。Linux作業(yè)系統(tǒng)下的586CPU，掌管主控程式和TCP/IP通訊程式，只能執(zhí)行100Hz左右的抽樣控制。所謂100Hz左右，是指基本頻率是100Hz，但是多少會受到其他程式負(fù)載所影響，不能完全保證。586CPU和DSP透過雙阜記憶體共享所有的參數(shù)和變數(shù)。ISA-bus的傳訊速度限制可忽略不計。PC端應(yīng)用程式可執(zhí)行人機(jī)圖控和TCP/IP通訊界面，執(zhí)行遠(yuǎn)距操作的功能。PC端和586CPU之間透過網(wǎng)路做連線。EtherNet在輕負(fù)荷下可執(zhí)行100Hz的資料傳輸(200-byte左右)若是透過網(wǎng)際網(wǎng)路做遠(yuǎn)距連線，則只能傳遞資料而不能保證傳訊速度了。15四軸CNC控制器PC端負(fù)責(zé)操作界面和遠(yuǎn)端監(jiān)控eMotion控制器負(fù)責(zé)CNC的整個控制動作，即時控制負(fù)載由586CPU和DSP核心來分擔(dān)。eMotion控制器直接整合在功率驅(qū)動級中，形成單一模組的內(nèi)藏式CNC控制器?？蛇B接工業(yè)級PC做標(biāo)準(zhǔn)型的CNC控制器，也可連接簡單的LCD面板做簡易操作型的CNC控制器。16電動機(jī)控制實驗

PC端負(fù)責(zé)Simulink的操作和監(jiān)控eMotion控制器負(fù)責(zé)單軸或多軸伺服控制動作586CPU只負(fù)責(zé)網(wǎng)路資料的傳遞，所有控制都以模組方式架構(gòu)在DSP核心中。變頻器模式實驗(開環(huán)路電壓控制)步進(jìn)馬達(dá)模式實驗(閉環(huán)路電流控制)直流馬達(dá)模式實驗(閉環(huán)路扭力控制)速度控制模式實驗位置控制模式實驗加減速控制與前置補(bǔ)償電流過載與PID補(bǔ)償效應(yīng)

17FPGA電路基本結(jié)構(gòu)CLB：可程式邏輯單元，行成N*N的電路矩陣IOB：可程式輸入輸出阜，做為外部接腳和連線

18CLB結(jié)構(gòu)說明包含三組查表結(jié)構(gòu)的模組G-LUT：4點輸入的可程式邏輯閘(16*1的RAM查表結(jié)構(gòu))；F-LUT：4點輸入的可程式邏輯閘(16*1的RAM查表結(jié)構(gòu))；H-LUT：3點輸入的可程式邏輯閘(8*1的RAM查表結(jié)構(gòu))；

19D型暫存器架構(gòu)

一個標(biāo)準(zhǔn)的D型暫存器，由CK來控制，可選擇上緣觸發(fā)或是下緣觸發(fā)。由EC做同步結(jié)構(gòu)下的時鐘控制(D端控制型式)，當(dāng)不需要EC時，EC端就由VCC所取代(固定ON)。SR訊號可由設(shè)定(SD)功能或復(fù)歸(RD)功能中做二選一，但兩者不能同時存在。一旦選擇了SR功能，開機(jī)時產(chǎn)生的GSR(GlobalSet/Rest)訊號就可以自動的執(zhí)行所有D型暫存器的設(shè)定或復(fù)歸工作。當(dāng)SR訊號由GND取代時，D型暫存器就取消了由外界設(shè)定和復(fù)歸的功能，但是開機(jī)的GSR訊號還是可以做設(shè)定或復(fù)歸的動作。process(K)--順序邏輯開始

ifSR='1'then--SR做復(fù)歸控制

Q<='0';--復(fù)歸為0

elsifCK'eventandCK='0'then--CK做下緣觸發(fā)

ifEC='1'then--EC做時鐘控制

Q<=D;--D型暫存器

endif;endif;endprocess;--順序邏輯結(jié)束20IOB結(jié)構(gòu)說明每一個IOB都可以同時做輸入和輸出界面。當(dāng)將IOB作為輸出控制時：由T來控制三態(tài)輸出，可以自由選擇T=0時作動或是T=1時作動。所有的IO接點可以統(tǒng)一的用一個GTS(GlobalTri-State)訊號來控制三態(tài)狀況，當(dāng)有緊急狀況發(fā)生時，可以瞬間的將所有接腳變成浮接狀態(tài)。輸出到接腳的O訊號，可以選擇正向或反向，也可以選擇直接輸出或是經(jīng)同步處理(D型暫存器)後統(tǒng)一輸出。輸出浮接時，還可選擇Pull-Up或Pull-Down電阻做開集極控制。

當(dāng)將IOB作為輸入控制時：

可選擇直接輸入或是經(jīng)同步處理(D型暫存器)再輸入。當(dāng)經(jīng)過D型暫存器處理時，還可增加延遲電路做輕微的雜訊處理。輸入和輸出的控制可以選擇不同的時序(IK和OK)。21可程式繞線結(jié)構(gòu)若要考慮響應(yīng)速度，就必須採用金屬導(dǎo)線(以銅線為主)。若要考慮應(yīng)用彈性，就必須用半導(dǎo)體導(dǎo)線和切換電路(以MOSFET為主)，但頻寬會受限。在每個CLB和CLB之間，利用金屬導(dǎo)線佈出許多固定式的繞線段(7至10條)；而每格一段距離就加上一個可程式的半導(dǎo)體切換盒(ProgrammableSwitchMatrix，簡稱PSM)。

22FPGA的擴(kuò)張功能分佈式的RAM功能，快速進(jìn)位功能，三態(tài)匯流排界面?？蛇x取的功能：兩組16*1的RAM，或一組32*1的RAM，或一組16*1的雙阜RAM，可作為FIFO(First-InFirst-Out)緩衝器使用。

23VHDL程式開發(fā)程序開發(fā)流程程式對照畫面DESIGNENTRY：編輯VHDL程式(vhd檔)和配置設(shè)限(ucf檔)，並檢查VHDL程式文法錯誤。SYNTHESIS：編譯VHDL程式並分解後再合成為FPGA內(nèi)部電路適用的組件群。

IMPLEMENTATION：將分解後的組件配置在FPGA電路中，並進(jìn)行繞線連接處理，將最終處理結(jié)果存成硬體配置檔(rbt檔)。

PROGRAMMING：經(jīng)由PRT界面將硬體對映檔(rbt檔)下載到指定的FPGA中，進(jìn)行實驗測試。記錄視窗編譯視窗命令列捷徑列程式編輯電路合成電路排版24VHDL程式開發(fā)程序程式範(fàn)例一

邏輯說明包括包裝和特性兩部分就包裝來說包括XC0和XA0，其中XC0為輸入而XA0為輸出；就特性來說是將XC0直接送至XA0上。硬體配置採用Xilinx公司出品的XCS05，為PLCC方式的84腳包裝。其中XC0為50腳而XA0為28腳。25VHDL程式開發(fā)程序程式範(fàn)例一

26when-else的查表指令27when-else的查表指令在when(..)else中的比較部分，可以加上and/or等邏輯動作，製造更多的應(yīng)用彈性

28標(biāo)準(zhǔn)的順序邏輯設(shè)計process(CLK)--加上設(shè)定功能的D型暫存器beginifRST='1'then--以RST做準(zhǔn)位觸發(fā)

Q<='0';--復(fù)歸動作

elsifSET='1'then--以SET做準(zhǔn)位觸發(fā)

Q<='1';--設(shè)定動作

elsifCLK'eventandCLK='1'then--以CLK做上緣觸發(fā)(從0變1)

ifEC='1'then--以EC準(zhǔn)位做同步脈波控制

Q<=D;--儲存動作

endif;endif;endprocess;--宣告結(jié)束29暫存器應(yīng)用實驗設(shè)計自由計數(shù)器實驗?zāi)＝M輸出為0時LED燈亮：輸出為1時LED燈熄。30暫存器應(yīng)用實驗設(shè)計自由計數(shù)器signalQ:STD_LOGIC_VECTOR(21downto0);--宣告自由計數(shù)器....process(CLK)--順序邏輯開始beginifCLK'eventandCLK='1'then--上緣觸發(fā)

Q<=Q+1;--正向計數(shù)器

endif;endprocess;--順序邏輯結(jié)束31暫存器應(yīng)用實驗設(shè)計查表處理結(jié)構(gòu)

XB<="11111110"whenCNT="0000"else"11111100"whenCNT="0001"else"11111000"whenCNT="0010"else"11110000"whenCNT="0011"else"11100000"whenCNT="0100"else"11000000"whenCNT="0101"else"10000000"whenCNT="0110"else"00000000"whenCNT="0111"else"00000001"whenCNT="1000"else"00000011"whenCNT="1001"else"00000111"whenCNT="1010"else"00001111"whenCNT="1011"else"00011111"whenCNT="1100"else"00111111"whenCNT="1101"else"01111111"whenCNT="1110"else"11111111";32狀態(tài)程序處理

組合邏輯將現(xiàn)在和下次狀態(tài)區(qū)分成兩組不同的訊號，以消除回饋的架構(gòu)(OUT,NEXT)<=function(IN,NOW);--輸出和下次狀態(tài)由輸入和現(xiàn)在狀態(tài)決定

狀態(tài)控制33狀態(tài)圖設(shè)計

基本上先將所有的狀態(tài)列出，每個狀態(tài)給一個編號，然後敘述：在某狀態(tài)時，輸出條件是什麼，一一列出。在某狀態(tài)時，當(dāng)輸入訊號是如何時，會跳到另一個狀態(tài)。在某狀態(tài)時，當(dāng)輸入訊號是如何時，會維持原狀態(tài)不變。34case–when指令

process(NOW,DIN)

--process指令，卻是組合邏輯

begincaseNOWis--case指令開始，NOW是現(xiàn)在狀態(tài)

when"00"=>--當(dāng)NOW在00狀態(tài)時，

DOUT<="10";--DOUT輸出設(shè)為10

ifDIN="00"then--此時若DIN輸入為00時

NXT<="01";--下一狀態(tài)NXT將為01

else--否則

NXT<="00";--下一狀態(tài)仍然維持00

endif;when"01"=>--當(dāng)NOW在01狀態(tài)時.....

when"10"=>--當(dāng)NOW在10狀態(tài)時.....

whenothers=>--當(dāng)NOW在其他狀態(tài)時.....

endcase;--case指令結(jié)束

endprocess;--process指令結(jié)束35狀態(tài)圖的VHDL程式撰寫STATE_MACHINE:block--狀態(tài)控制宣告開始beginprocess(CLK)--順序邏輯開始

beginifCLK'eventandCLK='1'then--CLK前緣觸發(fā)

ifEC='1'then--EC時鐘控制

NOW<=NXT;--狀態(tài)更新動作

endif;endif;endprocess;--順序邏輯結(jié)束

process(NOW,DIN)--組合邏輯開始

begincaseNOWis--case指令開始

when“00”=>--當(dāng)現(xiàn)在狀態(tài)NOW=00時，

DOUT<='0';

--DOUT=0ifDIN="00"then--若DIN=00，則

NXT<="01";--下一狀態(tài)NXT將為01

else--否則

NXT<="00";--下一狀態(tài)仍維持00

endif;when"01"=>--當(dāng)現(xiàn)在狀態(tài)NOW=01時，

DOUT<='0';--DOUT=0ifDIN="00"then--若DIN=00，則

NXT<="10";--下一狀態(tài)NXT將為10

elsifDIN="10"then--否則若DIN=10，則

NXT<="11";--下一狀態(tài)NXT將為11

else--否則

NXT<="01";--下一狀態(tài)仍維持01

endif;when"10"=>--當(dāng)現(xiàn)在狀態(tài)NOW=10時

DOUT<='0';--DOUT=0ifDIN="01"then--若DIN=01，則

NXT<="11";--下一狀態(tài)NXT將為11

else--否則

NXT<="10";--下一狀態(tài)仍維持10

endif;whenothers=>--當(dāng)NOW在其他狀態(tài)時(即11)

DOUT<='1';--DOUT=0ifDIN="01"then--若DIN=01，則

NXT<="00";--下一狀態(tài)NXT將為00

else--否則

NXT<="11";--下一狀態(tài)仍維持11

endif;endcase;--case指令結(jié)束

endprocess;--process指令結(jié)束endblockSTATE_MACHINE;--狀態(tài)控制結(jié)束36系統(tǒng)設(shè)計

大型積體電路設(shè)計，常有配合微電腦一起工作的場合。這時整個邏輯設(shè)計就是微電腦硬體界面的一部份，不但要考慮和微電腦的硬體連線問題，還要考慮微電腦的軟體配合問體。當(dāng)電路越大而結(jié)構(gòu)越複雜時，設(shè)計上就更容易出錯了。在此經(jīng)由建立一個微電腦連線的可程式輸入輸出阜，從一步步的分析和整合，逐步培養(yǎng)系統(tǒng)化的設(shè)計經(jīng)驗。階層式設(shè)計

當(dāng)電路越來越複雜，電路圖也就越來越多張了。這時我們就需要一些方法來整理它們，常用的作法就是由大而小、由高而低的階層式架構(gòu)。

37Configuration特性選擇即使用了多個architecture來敘述電路特性，最後還是只能用configuration選擇其中的一個來使用。所以每個architecture實際上都擁有entity的全部特性，也都要清楚敘述每一部份。entityAAAis--entity宣告電路名稱為AAA....--接腳及變數(shù)endAAA;--entity宣告結(jié)束....architectureXXX_ARCHofAAAis--architecture宣告電路特性XXX_ARCHbegin....endXXX_ARCH;--architecture宣告結(jié)束....architectureYYY_ARCHofAAAis--architecture宣告電路特性YYY_ARCHbegin....endYYY_ARCH;--architecture宣告結(jié)束....architectureZZZ_ARCHofAAAis--architecture宣告電路特性ZZZ_ARCHbegin....endZZZ_ARCH;--architecture宣告結(jié)束....configurationRRRofAAAis--configuration宣告特性選擇

forYYY_ARCH--特性選擇採用YYY_ARCHendfor;end;--configuration宣告結(jié)束38Block模組方塊

公用訊號宣告entityXXXis--entity宣告電路名稱

port(....--port中宣告的接腳都是公用訊號};endXXX;--entity宣告結(jié)束architectureXXX_ARCHofXXXis--architecture宣告電路特性公用訊號宣告

signal....--architecture下宣告的signal都是公用訊號begin

局部訊號宣告AAA:block--block模組宣告

signal...--block下宣告的signal都是局部訊號begin....--可使用公共訊號和自有的局部訊號endblockAAA;--block模組結(jié)束局部訊號宣告

BBB:block--block模組宣告

signal...--block下宣告的signal都是局部訊號begin....--可使用公共訊號和自有的局部訊號endblockBBB;--block模組結(jié)束....endXXX_ARCH;--architecture宣告結(jié)束公用訊號宣告公用訊號宣告局部訊號宣告局部訊號宣告用block定義的模組化程式非常方便，但是只能寫在同一個檔案中，還不能重複的使用，只能算同張電路圖的不同部分而已。當(dāng)VHDL程式越來越大時，block指令就變得不夠應(yīng)付了。39Component電路元件

entityAAAis--entity宣告電路名稱為AAAport--port宣告接腳定義(A,B:inSTD_LOGIC;--其中A/B宣告為輸入端，型式為STD_LOGICC:outSTD_LOGIC;--C宣告為輸出端，型式為STD_LOGIC};endAAA;--entity宣告結(jié)束....--其他部分的定義，別人就不需要知道了雖然VHDL程式的檔名和entity所定義的名稱可以完全無關(guān)，但是為了方便將來的查詢和偵錯，在這裡強(qiáng)烈的要求大家：

務(wù)必將vhd檔名和entity所定義的電路名稱設(shè)為一致。40VHDL之系統(tǒng)程式範(fàn)例

entityXXXis--entity宣告電路名稱

port--port宣告接腳定義(X1,X2,X3,X4:inSTD_LOGIC;--輸入端宣告

Z1:outSTD_LOGIC;--輸出端宣告};endXXX;--entity宣告結(jié)束architectureXXX_ARCHofXXXis--architecture宣告電路特性

componentAAA--component做元件AAA的宣告

port--元件接腳宣告(A,B:inSTD_LOGIC;--輸入端定義

C:outSTD_LOGIC--輸出端定義);

endcomponent;--component宣告結(jié)束

signalY1,Y2:STD_LOGIC;--內(nèi)部訊號宣告beginU1:AAAportmap(X1,X2,Y1);--U1採用AAA元件，並定義3個接腳的連線U2:AAAportmap(X3,X4,Y2);--U2採用AAA元件，並定義3個接腳的連線U3:AAAportmap(Y1,Y2,Z1);--U3採用AAA元件，並定義3個接腳的連線endXXX_ARCH;--architecture宣告結(jié)束宣告使用41FPGA中的DSP核心設(shè)計

一：系統(tǒng)時鐘設(shè)計二：ISA界面設(shè)計三：記憶體的運用四：動態(tài)測試的設(shè)計五：IO界面設(shè)計六：類比界面設(shè)計七：FPGA連線設(shè)計八：LCD界面設(shè)計九：馬達(dá)驅(qū)動界面十：伺服控制器的運用十一：硬體控制器的執(zhí)行十二：微控碼的處理十三：運算單元設(shè)計十四：微碼控制器的執(zhí)行十五：C程式的設(shè)計42系統(tǒng)時鐘設(shè)計

邏輯設(shè)計的第一步就是系統(tǒng)時鐘的設(shè)計，所有的順序邏輯都要在一致的系統(tǒng)時鐘下作動，才能確保邏輯電路的可靠性。學(xué)習(xí)如何使用VHDL語法在FPGA中產(chǎn)生以下的波形，以供數(shù)位系統(tǒng)運用。43ISA界面設(shè)計

eMotion控制器透過ISA-bus和FPGA連線，而X86CPU也可以藉著ISA-bus來監(jiān)控FPGA中的所有控制動作。學(xué)習(xí)如何使用VHDL語法在FPGA中建立ISA-bus的界面控制應(yīng)用。

ISA-bus界面

讀出的控制時序

寫入的控制時序44記憶體的運用

大型邏輯設(shè)計中，記憶體的運用是非常重要的一步。eMotion控制器中的FPGA(XC2V25