vlsi電路及系統(tǒng)設計課程內容與學時分配

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第0（3學時第1部分MOS器件按比例縮小及其對VLSI的影響（12學時第2部分VLSI電路分析與設計（12學時部分部分第5VLSI設計方法學（3學時部分

第2部分VLSI電路分析與設

VRΔV0=VR-VB0=R-VS0

B =CBVR+CSVS0B

=CBVR+CSVS

CBCB

CB+C

BΔV =CB

VSCB+C =1 ΔV

開式位線和折疊位線(續(xù)Source:MasudaH,etal.IEEEJ.Solid‐StateCircuits,1980,15(5):

T= 1+

Source:ItohK.IEEEJSolid‐StateCircuits,1990,25(3):

Source:SugibayashiT,etal.IEEEJ.Solid‐StateCircuits,1993,28(11):

Source:HasegawaT,etal.IEEEJSolid‐StateCircuits,1993,28(11):

Source:HasegawaT,etal.IEEEISSCCDig.Tech.Papers,1993:

Source:ShiratakeS,etal.IEICETransElectron,1997,E80‐C(4):

Source:MasuokaF,etal.IEEEICCDCS,2002:

Source:KimJS,etal.IEEEJ.Solid‐StateCircuits,1998,33(7):

004級平儲001Source:OkudaT,etal.IEEEJ.Solid‐StateCircuits,1997,32(11):

=1 1011/302/3Vstore

=VA·2CB+VB·CB

=0.2VS1C

=Aexp-BT

η=m·tRC

100%256·400·10-η 4·10- ·100%=2.56%

Sourc

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