FPGA設(shè)計(jì)攔路虎之亞穩(wěn)態(tài)度決定一切_第1頁
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第第頁FPGA設(shè)計(jì)攔路虎之亞穩(wěn)態(tài)度決定一切面試必問題目，先記幾個(gè)結(jié)論：

1.亞穩(wěn)態(tài)會(huì)導(dǎo)致數(shù)字系統(tǒng)出現(xiàn)莫名其妙的故障

2.亞穩(wěn)態(tài)這種現(xiàn)象不能絕對避免

3.滿足（寄存器）Tsu和Th的采樣，通常不會(huì)出現(xiàn)亞穩(wěn)態(tài)現(xiàn)象

4.違反寄存器tsu或tH的采樣不一定會(huì)導(dǎo)致亞穩(wěn)態(tài)輸出

5.亞穩(wěn)態(tài)現(xiàn)象發(fā)生的概率不能消除，只能降低。

亞穩(wěn)態(tài)這種現(xiàn)象是不可避免的，哪怕是在同步電路中也有概率出現(xiàn)，所以作為設(shè)計(jì)人員，我們能做的是減少亞穩(wěn)態(tài)發(fā)生的概率。由于亞穩(wěn)態(tài)而計(jì)算出的平均無故障工作時(shí)間(MTBF)。設(shè)計(jì)人員是否應(yīng)采取措施減少此類故障發(fā)生的機(jī)會(huì)。

以下拿爬山的小球作為例子解釋。

左上的圖，表示（信號）跳變時(shí)，已經(jīng)超過了（時(shí)鐘）沿后的保持時(shí)間了。這時(shí)觸發(fā)器的輸出還是舊值，可參考左下的時(shí)序圖。

中上的圖，表示信號跳變時(shí)，正好滿足時(shí)鐘沿的建立和保持時(shí)間。這時(shí)觸發(fā)器的輸出為新值，可參考中下的時(shí)序圖。

右上的圖，表示信號跳變時(shí)，不滿足時(shí)鐘沿的建立和保持時(shí)間。這時(shí)觸發(fā)器的輸出是亞穩(wěn)態(tài)，可參考右下的時(shí)序圖。

Figure1.MetastabilityIllustra（te）dasaBallDroppedonaHill

下圖表示，亞穩(wěn)態(tài)經(jīng)過一段時(shí)間會(huì)穩(wěn)定到新值或者舊值。也就是小球在山頂或者山腰會(huì)回落到山腳，要么是左邊，要么是右邊。

Figure2.ExamplesofMetastableOutputSignals

跨時(shí)鐘域的經(jīng)典處理方法就是多打兩拍，也可以使用三拍或者更多拍的同步寄存器同步。

Figure3.SampleSynchronizationRegisterChain

如上都是闡述的

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