4.38086/8088CPU的引腳信號

和工作模式主要內(nèi)容

最小模式下的基本引腳和總線形成最小模式下的總線時序4.38086/8088CPU的引腳信號

14.3.18086/8088的引腳信號和總線形成外部特性表現(xiàn)在其引腳信號上，學(xué)習(xí)時請?zhí)貏e關(guān)注以下幾個方面：⑴引腳的功能⑵信號的流向⑶有效電平⑷三態(tài)能力指引腳信號的定義、作用；通常采用英文單詞或其縮寫表示信號從芯片向外輸出，還是從外部輸入芯片，或者是雙向的起作用的邏輯電平高、低電平有效上升、下降邊沿有效輸出正常的低電平、高電平外，還可以輸出高阻的第三態(tài)4.3.18086/8088的引腳信號和總線形成外部特性24.3.1.18086/8088的兩種工作模式兩種工作模式構(gòu)成兩種不同規(guī)模的應(yīng)用系統(tǒng)最小工作模式系統(tǒng)中只有8086/8088一個微處理器。所有的總線控制信號都直接由8086/8088產(chǎn)生。最大工作模式構(gòu)成較大規(guī)模的應(yīng)用系統(tǒng)，系統(tǒng)中包含兩個或多個微處理器，其中8086/8088是主處理器，其他的處理器稱為協(xié)處理器。和8086/8088配合使用的協(xié)處理器主要有兩個：數(shù)值運算協(xié)處理器8087和輸入/輸出協(xié)處理器8089。8086/8088和總線控制器8288等共同形成總線控制信號。4.3.1.18086/8088的兩種工作模式兩種工作模34.3.1.18086/8088的兩種工作模式（續(xù)）兩種模式利用MN/MX*引腳區(qū)別MN/MX*接高電平為最小工作模式MN/MX*接低電平為最大工作模式兩種模式下的內(nèi)部操作并沒有區(qū)別IBMPC/XT采用最大模式本節(jié)以最小模式展開基本原理通常在信號名稱加上劃線（如：MX）或星號（如：MX*）表示低電平有效4.3.1.18086/8088的兩種工作模式（續(xù)）兩種48088的引腳圖12345678910111213141516171819204039383736353433323130292827262524232221

GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCC（5V）A15A16/S3A17/S4A18/S5A19/S6SS0*(HIGH)MN/MX*RD*HOLD(RQ*/GT0*)HLDA(RQ*/GT1*)WR*(LOCK*)IO/M*(S2*

)DT/R*(S1*

)DEN*(S0

)ALE(QS0

)INTA*(QS1

)TEST*READYRESET80888088的引腳圖140GNDVCC（5V）808854.3.1.2最小模式的引腳信號數(shù)據(jù)和地址引腳讀寫控制引腳中斷請求和響應(yīng)引腳總線請求和響應(yīng)引腳其它引腳 4.3.1.2最小模式的引腳信號數(shù)據(jù)和地址引腳61.數(shù)據(jù)和地址引腳AD7～AD0（Address/Data）地址/數(shù)據(jù)分時復(fù)用引腳，雙向、三態(tài)在訪問存儲器或外設(shè)的總線操作周期中，這些引腳在第一個時鐘周期輸出存儲器或I/O端口的低8位地址A7～A0其他時間用于傳送8位數(shù)據(jù)D7～D0

1.數(shù)據(jù)和地址引腳AD7～AD0（Address/Data71.數(shù)據(jù)和地址引腳（續(xù)1）A15～A8（Address）

中間8位地址引腳，輸出、三態(tài)這些引腳在訪問存儲器或外設(shè)時，提供全部20位地址中的中間8位地址A15～A81.數(shù)據(jù)和地址引腳（續(xù)1）A15～A8（Address）81.數(shù)據(jù)和地址引腳（續(xù)2）A19/S6～A16/S3（Address/Status）地址/狀態(tài)分時復(fù)用引腳，輸出、三態(tài)這些引腳在訪問存儲器的第一個時鐘周期輸出高4位地址A19～A16在訪問外設(shè)的第一個時鐘周期全部輸出低電平無效其他時間輸出狀態(tài)信號S6～S31.數(shù)據(jù)和地址引腳（續(xù)2）A19/S6～A16/S3（Ad92.讀寫控制引腳ALE（AddressLatchEnable）地址鎖存允許，輸出、三態(tài)、高電平有效ALE引腳高有效時，表示復(fù)用引腳：AD7～AD0和A19/S6～A16/S3正在傳送地址信息由于地址信息在這些復(fù)用引腳上出現(xiàn)的時間很短暫，所以系統(tǒng)可以利用ALE引腳將地址鎖存起來2.讀寫控制引腳ALE（AddressLatchEna102.讀寫控制引腳（續(xù)1）IO/M*（InputandOutput/Memory）

I/O或存儲器訪問，輸出、三態(tài)該引腳輸出高電平時，表示CPU將訪問I/O端口，這時地址總線A15～A0提供16位I/O口地址該引腳輸出低電平時，表示CPU將訪問存儲器，這時地址總線A19～A0提供20位存儲器地址2.讀寫控制引腳（續(xù)1）IO/M*（InputandO112.讀寫控制引腳（續(xù)2）WR*（Write）

寫控制，輸出、三態(tài)、低電平有效有效時，表示CPU正在寫出數(shù)據(jù)給存儲器或I/O端口RD*（Read）讀控制，輸出、三態(tài)、低電平有效有效時，表示CPU正在從存儲器或I/O端口讀入數(shù)據(jù)2.讀寫控制引腳（續(xù)2）WR*（Write）122.讀寫控制引腳（續(xù)3）IO/M*、WR*和RD*是最基本的控制信號組合后，控制4種基本的總線周期總線周期IO/M*WR*RD*存儲器讀低高低存儲器寫低低高I/O讀高高低I/O寫高低高2.讀寫控制引腳（續(xù)3）IO/M*、WR*和RD*是最基本132.讀寫控制引腳（續(xù)4）READY

存儲器或I/O口就緒，輸入、高電平有效在總線操作周期中，8088CPU會在第3個時鐘周期的前沿測試該引腳如果測到高有效，CPU直接進入第4個時鐘周期如果測到無效，CPU將插入等待周期TwCPU在等待周期中仍然要監(jiān)測READY信號，有效則進入第4個時鐘周期，否則繼續(xù)插入等待周期Tw。2.讀寫控制引腳（續(xù)4）READY142.讀寫控制引腳（續(xù)5）DEN*（DataEnable）

數(shù)據(jù)允許，輸出、三態(tài)、低電平有效有效時，表示當(dāng)前數(shù)據(jù)總線上正在傳送數(shù)據(jù)，可利用他來控制對數(shù)據(jù)總線的驅(qū)動DT/R*（DataTransmit/Receive）數(shù)據(jù)發(fā)送/接收，輸出、三態(tài)該信號表明當(dāng)前總線上數(shù)據(jù)的流向高電平時數(shù)據(jù)自CPU輸出（發(fā)送）低電平時數(shù)據(jù)輸入CPU（接收）2.讀寫控制引腳（續(xù)5）DEN*（DataEnable）152.讀寫控制引腳（續(xù)6）SS0*（SystemStatus0）

最小模式模式下的狀態(tài)輸出信號它與IO/M*和DT/R*一道，通過編碼指示CPU在最小模式下的8種工作狀態(tài)：1.取指 5.中斷響應(yīng)2.存儲器讀 6.I/O讀3.存儲器寫 7.I/O寫4.過渡狀態(tài) 8.暫停2.讀寫控制引腳（續(xù)6）SS0*（SystemStatu163.中斷請求和響應(yīng)引腳INTR（InterruptRequest）

可屏蔽中斷請求，輸入、高電平有效有效時，表示請求設(shè)備向CPU申請可屏蔽中斷該請求的優(yōu)先級別較低，并可通過關(guān)中斷指令CLI清除標志寄存器中的IF標志、從而對中斷請求進行屏蔽3.中斷請求和響應(yīng)引腳INTR（InterruptReq173.中斷請求和響應(yīng)引腳（續(xù)1）INTA*（InterruptAcknowledge）

可屏蔽中斷響應(yīng)，輸出、低電平有效有效時，表示來自INTR引腳的中斷請求已被CPU響應(yīng)，CPU進入中斷響應(yīng)周期中斷響應(yīng)周期是連續(xù)的兩個，每個都發(fā)出有效響應(yīng)信號，以便通知外設(shè)他們的中斷請求已被響應(yīng)、并令有關(guān)設(shè)備將中斷向量號送到數(shù)據(jù)總線3.中斷請求和響應(yīng)引腳（續(xù)1）INTA*（Interrup183.中斷請求和響應(yīng)引腳（續(xù)2）NMI（Non-MaskableInterrupt）

不可屏蔽中斷請求，輸入、上升沿有效有效時，表示外界向CPU申請不可屏蔽中斷該請求的優(yōu)先級別高于INTR，并且不能在CPU內(nèi)被屏蔽當(dāng)系統(tǒng)發(fā)生緊急情況時，可通過他向CPU申請不可屏蔽中斷服務(wù)主機與外設(shè)進行數(shù)據(jù)交換通常采用可屏蔽中斷不可屏蔽中斷通常用于處理掉電等系統(tǒng)故障3.中斷請求和響應(yīng)引腳（續(xù)2）NMI（Non-Maskab194.總線請求和響應(yīng)引腳HOLD總線保持（即總線請求），輸入、高電平有效有效時，表示總線請求設(shè)備向CPU申請占有總線該信號從有效回到無效時，表示總線請求設(shè)備對總線的使用已經(jīng)結(jié)束，通知CPU收回對總線的控制權(quán)DMA控制器等主控設(shè)備通過HOLD申請占用系統(tǒng)總線（通常由CPU控制）4.總線請求和響應(yīng)引腳HOLDDMA控制器等主控設(shè)備通過H204.總線請求和響應(yīng)引腳（續(xù)1）HLDA（HOLDAcknowledge）總線保持響應(yīng)（即總線響應(yīng)），輸出、高電平有效有效時，表示CPU已響應(yīng)總線請求并已將總線釋放此時CPU的地址總線、數(shù)據(jù)總線及具有三態(tài)輸出能力的控制總線將全面呈現(xiàn)高阻，使總線請求設(shè)備可以順利接管總線待到總線請求信號HOLD無效，總線響應(yīng)信號HLDA也轉(zhuǎn)為無效，CPU重新獲得總線控制權(quán)4.總線請求和響應(yīng)引腳（續(xù)1）HLDA（HOLDAckn215.其它引腳RESET復(fù)位請求，輸入、高電平有效該信號有效，將使CPU回到其初始狀態(tài)；當(dāng)他再度返回?zé)o效時，CPU將重新開始工作8088復(fù)位后CS＝FFFFH、IP＝0000H，所以程序入口在物理地址FFFF0H5.其它引腳RESET225.其它引腳（續(xù)1）CLK（Clock）

時鐘輸入系統(tǒng)通過該引腳給CPU提供內(nèi)部定時信號。8088的標準工作時鐘為5MHzIBMPC/XT機的8088采用了4.77MHz的時鐘，其周期約為210ns5.其它引腳（續(xù)1）CLK（Clock）235.其它引腳（續(xù)2）Vcc電源輸入，向CPU提供＋5V電源GND接地，向CPU提供參考地電平MN/MX*（Minimum/Maximum）模式選擇，輸入接高電平時，8088引腳工作在最小模式；反之，8088工作在最大模式5.其它引腳（續(xù)2）Vcc245.其它引腳（續(xù)3）TEST*測試，輸入、低電平有效該引腳與WAIT指令配合使用當(dāng)CPU執(zhí)行WAIT指令時，他將在每個時鐘周期對該引腳進行測試：如果無效，則程序踏步并繼續(xù)測試；如果有效，則程序恢復(fù)運行也就是說，WAIT指令使CPU產(chǎn)生等待，直到引腳有效為止在使用協(xié)處理器8087時，通過引腳和WAIT指令，可使8088與8087的操作保持同步5.其它引腳（續(xù)3）TEST*25“引腳”小結(jié)CPU引腳是系統(tǒng)總線的基本信號可以分成三類信號：8位數(shù)據(jù)線：D0～D720位地址線：A0～A19控制線：ALE、IO/M*、WR*、RD*、READYINTR、INTA*、NMI，HOLD、HLDARESET、CLK、Vcc、GND有問題！“引腳”小結(jié)CPU引腳是系統(tǒng)總線的基本信號26“引腳”提問提問之一：CPU引腳是如何與外部連接的呢？

解答：總線形成（第4.3.1.3節(jié)）提問之二：CPU引腳是如何相互配合，實現(xiàn)總線操作、控制系統(tǒng)工作的呢？解答：總線時序（第4.3.2節(jié)）“引腳”提問提問之一：提問之二：274.3.1.3最小模式的典型配置和總線形成AD7～AD0A15～A8A19/S6～A16/S3+5V8088ALE8282STB系統(tǒng)總線信號A19～A16A15～A8A7～A0D7～D0IO/M*RD*WR*8282STB8282STB8286TOE*MN/MX*IO/M*RD*WR*DT/R*DEN*OE*OE*OE*（1）20位地址總線——采用3個三態(tài)透明鎖存器8282進行鎖存和驅(qū)動（2）8位數(shù)據(jù)總線——采用數(shù)據(jù)收發(fā)器8286進行驅(qū)動（3）系統(tǒng)控制信號——由8088引腳直接提供4.3.1.3最小模式的典型配置和總線形成AD7～AD028Intel82868位雙向緩沖器控制端連接在一起，低電平有效可以雙向?qū)ㄝ敵雠c輸入同相OE*＝0，導(dǎo)通T＝1A→BT＝0A←BOE*＝1，不導(dǎo)通每一位都是一個雙向三態(tài)門，8位具有共同的控制端Intel82868位雙向緩沖器OE*＝0，導(dǎo)通每一位都是29三態(tài)緩沖鎖存器（三態(tài)鎖存器）TADQCB鎖存環(huán)節(jié)緩沖環(huán)節(jié)三態(tài)緩沖鎖存器（三態(tài)鎖存器）TADQB鎖存環(huán)節(jié)緩沖30Intel8282具有三態(tài)輸出的TTL電平鎖存器STB電平鎖存引腳OE*輸出允許引腳每一位都是一個三態(tài)鎖存器，8個三態(tài)鎖存器的控制端連在一起Intel8282具有三態(tài)輸出的每一位都是一個三態(tài)鎖存器，314.3.1.3最小模式的典型配置和總線形成AD7～AD0A15～A8A19/S6～A16/S3+5V8088ALE8282STB系統(tǒng)總線信號A19～A16A15～A8A7～A0D7～D0IO/M*RD*WR*8282STB8282STB8286TOE*MN/MX*IO/M*RD*WR*DT/R*DEN*OE*OE*OE*4.3.1.3最小模式的典型配置和總線形成AD7～AD032（1）20位地址總線的形成采用3個8282進行鎖存和驅(qū)動Intel8282是三態(tài)透明鎖存器，類似有Intel8283和通用數(shù)字集成電路芯片373三態(tài)輸出：輸出控制信號有效時，允許數(shù)據(jù)輸出；無效時，不允許數(shù)據(jù)輸出，呈高阻狀態(tài)透明：鎖存器的輸出能夠跟隨輸入變化（1）20位地址總線的形成采用3個8282進行鎖存和驅(qū)動33（2）8位數(shù)據(jù)總線的形成采用數(shù)據(jù)收發(fā)器8286進行雙向驅(qū)動

Intel8286是8位三態(tài)雙向緩沖器，類似功能的器件還有Intel8287、通用數(shù)字集成電路245等另外，接口電路中也經(jīng)常使用三態(tài)單向緩沖器，例如通用數(shù)字集成電路244就是一個常用的雙4位三態(tài)單向緩沖器（2）8位數(shù)據(jù)總線的形成采用數(shù)據(jù)收發(fā)器8286進行雙向驅(qū)動34（3）系統(tǒng)控制信號的形成由8088引腳直接提供因為基本的控制信號8088引腳中都含有例如：IO/M*、WR*、RD*等其它信號的情況看詳圖（3）系統(tǒng)控制信號的形成由8088引腳直接提供354.3.1.4最大模式的引腳定義8088的數(shù)據(jù)/地址等引腳在最大模式與最小模式時相同有些控制信號不相同，主要是用于輸出操作編碼信號，由總線控制器8288譯碼產(chǎn)生系統(tǒng)控制信號：S2*、S1*、S0*——3個狀態(tài)信號LOCK*——總線封鎖信號QS1、QS0——指令隊列狀態(tài)信號RQ*/GT0*、RQ*/GT1*——2個總線請求/同意信號4.3.1.4最大模式的引腳定義8088的數(shù)據(jù)/地址等引364.3.1.5最大模式的典型配置和總線形成系統(tǒng)總線信號MEMR*MEMW*IOR*IOW*INTA*DMA應(yīng)答電路AENBRDAEN’*AEN*CENA19～A12A11～A8A7～A0D7～D0AD7～AD0A11～A8A19/S6～A16/S3A15～A1274LS24574LS37374LS373GGG*DIR74LS2448088OE*8288DT/R*DENALES2*～S0*S2*～S0*MN/MX*OE*E*MRDC*AMTW*IORC*AIOWC*INTA*⑴

系統(tǒng)地址總線采用三態(tài)透明鎖存器74LS373和三態(tài)單向緩沖器74LS244⑵

系統(tǒng)數(shù)據(jù)總線通過三態(tài)雙向緩沖器74LS245形成和驅(qū)動⑶系統(tǒng)控制總線主要由總線控制器8288形成MEMR*、MEMW*、IOR*、IOW*、INTA*4.3.1.5最大模式的典型配置和總線形成系統(tǒng)總線信號M374.3.28088的總線時序時序（Timing）是指信號高低電平(有效或無效)變化及相互間的時間順序關(guān)系。總線時序描述CPU引腳如何實現(xiàn)總線操作CPU時序決定系統(tǒng)各部件間的同步和定時什么是總線操作？4.3.28088的總線時序時序（Timing）是指信號384.3.28088的總線時序（續(xù)1）總線操作是指CPU通過總線對外的各種操作8088的總線操作主要有：存儲器讀、I/O讀操作存儲器寫、I/O寫操作中斷響應(yīng)操作總線請求及響應(yīng)操作CPU正在進行內(nèi)部操作、并不進行實際對外操作的空閑狀態(tài)Ti描述總線操作的微處理器時序有三級：指令周期→總線周期→時鐘周期什么是指令、總線和時鐘周期？4.3.28088的總線時序（續(xù)1）總線操作是指CPU通394.3.28088的總線時序（續(xù)2）指令周期是指一條指令經(jīng)取指、譯碼、讀寫操作數(shù)到執(zhí)行完成的過程。若干總線周期組成一個指令周期總線周期是指CPU通過總線操作與外部（存儲器或I/O端口）進行一次數(shù)據(jù)交換的過程8088的基本總線周期需要4個時鐘周期4個時鐘周期編號為T1、T2、T3和T4總線周期中的時鐘周期也被稱作“T狀態(tài)”時鐘周期的時間長度就是時鐘頻率的倒數(shù)當(dāng)需要延長總線周期時需要插入等待狀態(tài)Tw何時有總線周期？演示4.3.28088的總線時序（續(xù)2）指令周期是指一條指令404.3.28088的總線時序（續(xù)3）任何指令的取指階段都需要存儲器讀總線周期，讀取的內(nèi)容是指令代碼任何一條以存儲單元為源操作數(shù)的指令都將引起存儲器讀總線周期，任何一條以存儲單元為目的操作數(shù)的指令都將引起存儲器寫總線周期只有執(zhí)行IN指令才出現(xiàn)I/O讀總線周期，執(zhí)行OUT指令才出現(xiàn)I/O寫總線周期CPU響應(yīng)可屏蔽中斷時生成中斷響應(yīng)總線周期如何實現(xiàn)同步？4.3.28088的總線時序（續(xù)3）任何指令的取指階段都414.3.28088的總線時序（續(xù)4）總線操作中如何實現(xiàn)時序同步是關(guān)鍵CPU總線周期采用同步時序：各部件都以系統(tǒng)時鐘信號為基準當(dāng)相互不能配合時，快速部件（CPU）插入等待狀態(tài)等待慢速部件（I/O和存儲器）CPU與外設(shè)接口常采用異步時序，它們通過應(yīng)答聯(lián)絡(luò)信號實現(xiàn)同步操作4.3.28088的總線時序（續(xù)4）總線操作中如何實現(xiàn)時424.3.2.1最小模式的總線時序本節(jié)展開微處理器最基本的4種總線周期存儲器讀總線周期存儲器寫總線周期I/O讀總線周期I/O寫總線周期4.3.2.1最小模式的總線時序本節(jié)展開微處理器最基本的43存儲器寫總線周期T4T3T2T1ALECLKA19/S6～A16/S3A15～A8AD7～AD0A15～A8A7～A0輸出數(shù)據(jù)A19～A16S6～S3READY（高電平）IO/M*WR*T1狀態(tài)——輸出20位存儲器地址A19～A0IO/M*輸出低電平，表示存儲器操作；ALE輸出正脈沖，表示復(fù)用總線輸出地址T2狀態(tài)——輸出控制信號WR*和數(shù)據(jù)D7～D0T3和Tw狀態(tài)——檢測數(shù)據(jù)傳送是否能夠完成T4狀態(tài)——完成數(shù)據(jù)傳送存儲器寫總線周期T4T3T2T1ALECLKA19/S6～A44I/O寫總線周期T4T3T2T1ALECLKA19/S6～A16/S3A15～A8AD7～AD0A15～A8A7～A0輸出數(shù)據(jù)0000S6～S3READY（高電平）IO/M*WR*T1狀態(tài)——輸出16位I/O地址A15～A0IO/M*輸出高電平，表示I/O操作；ALE輸出正脈沖，表示復(fù)用總線輸出地址T2狀態(tài)——輸出控制信號WR*和數(shù)據(jù)D7～D0T3和Tw狀態(tài)——檢測數(shù)據(jù)傳送是否能夠完成T4狀態(tài)——完成數(shù)據(jù)傳送I/O寫總線周期T4T3T2T1ALECLKA19/S6～A45存儲器讀總線周期T4T3T2T1ALECLKA19/S6～A16/S3A15～A8AD7～AD0A15～A8A7～A0輸入數(shù)據(jù)A19～A16S6～S3READY（高電平）IO/M*RD*T1狀態(tài)——輸出20位存儲器地址A19～A0IO/M*輸出低電平，表示存儲器操作；ALE輸出正脈沖，表示復(fù)用總線輸出地址T2狀態(tài)——輸出控制信號RD*T3和Tw狀態(tài)——檢測數(shù)據(jù)傳送是否能夠完成T4狀態(tài)——前沿讀取數(shù)據(jù)，完成數(shù)據(jù)傳送演示存儲器讀總線周期T4T3T2T1ALECLKA19/S6～A46I/O讀總線周期T4T3T2T1ALECLKA19/S6～A16/S3A15～A8AD7～AD0A15～A8A7～A0輸入數(shù)據(jù)S6～S3READY（高電平）IO/M*RD*0000T1狀態(tài)——輸出16位I/O地址A15～A0IO/M*輸出高電平，表示I/O操作；ALE輸出正脈沖，表示復(fù)用總線輸出地址T2狀態(tài)——輸出控制信號RD*T3和Tw狀態(tài)——檢測數(shù)據(jù)傳送是否能夠完成T4狀態(tài)——前沿讀取數(shù)據(jù)，完成數(shù)據(jù)傳送I/O讀總線周期T4T3T2T1ALECLKA19/S6～A47插入等待狀態(tài)Tw同步時序通過插入等待狀態(tài)，來使速度差別較大的兩部分保持同步在讀寫總線周期中，判斷是否插入Tw1.在T3的前沿檢測READY引腳是否有效2.如果READY無效，在T3和T4之間插入一個等效于T3的Tw，轉(zhuǎn)13.如果READY有效，執(zhí)行完該T狀態(tài)，進入T4狀態(tài)演示插入等待狀態(tài)Tw同步時序通過插入等待狀態(tài)，來使速度差別較大的48本節(jié)教學(xué)要求1.

了解8086/8088的兩種工作模式；2.掌握最小模式下的引腳定義、典型配置、總線形成和總線時序；3.了解最大模式下的引腳定義、典型配置、總線形成。本節(jié)教學(xué)要求1.了解8086/8088的兩種工作模式；49什么是分時復(fù)用？分時復(fù)用就是一個引腳在不同的時刻具有兩個甚至多個作用最常見的總線復(fù)用是數(shù)據(jù)和地址引腳復(fù)用

總線復(fù)