量子通信中高速并行真隨機(jī)數(shù)產(chǎn)生器研究王鑫喆@2014核電子學(xué)ASIC技術(shù)研討會(huì)，2014.10.20，USTC1量子通信中高速并行真隨機(jī)數(shù)產(chǎn)生器研究1

OUTLINES真隨機(jī)數(shù)產(chǎn)生器應(yīng)用背景高速并行真隨機(jī)數(shù)產(chǎn)生器原型設(shè)計(jì)高速并行真隨機(jī)數(shù)產(chǎn)生器方案改進(jìn)高速并行真隨機(jī)數(shù)產(chǎn)生器工作總結(jié)2OUTLINES真隨機(jī)數(shù)產(chǎn)生器應(yīng)用背景2

隨機(jī)數(shù)產(chǎn)生器應(yīng)用背景信息加密博彩統(tǒng)計(jì)分析蒙卡模擬3隨機(jī)數(shù)產(chǎn)生器應(yīng)用背景信息加密博彩統(tǒng)計(jì)分析蒙卡模擬3

量子通信中TRNG應(yīng)用背景量子密鑰分發(fā)（QKD）系統(tǒng)采用BB84協(xié)議（見表1）BB84協(xié)議中共有密鑰生成比例低，單光子亦有損失，故QKD系統(tǒng)需要有足夠高的數(shù)據(jù)率來保證成碼率，這也就對(duì)TRNG的采樣速率提出了較高要求。4量子通信中TRNG應(yīng)用背景量子密鑰分發(fā)（QKD）系統(tǒng)采用B

商用芯片在速度上遠(yuǎn)遠(yuǎn)不能滿足QKD系統(tǒng)的使用，且普遍體積較大。Goal：設(shè)計(jì)更高速（最高數(shù)據(jù)率達(dá)1Gbps），更小體積的TRNG。商用TRNG發(fā)展現(xiàn)狀：IDQuantique公司QUANTIS芯片：4Mbps北京宏思電子WNG-8系列芯片：20Mbps5商用芯片在速度上遠(yuǎn)遠(yuǎn)不能滿足QKD系統(tǒng)的使用，且普遍體積較

真隨機(jī)數(shù)產(chǎn)生方案常見的真隨機(jī)數(shù)產(chǎn)生方案如下表：實(shí)現(xiàn)方法：方案1FPGAFPGA具有開發(fā)周期短、成本低的優(yōu)勢(shì)但FPGA的實(shí)際底層實(shí)現(xiàn)無法與預(yù)設(shè)方案一一對(duì)應(yīng)，且設(shè)備相關(guān)性高方案2ASICASIC開發(fā)周期長，成本更高但ASIC的實(shí)際底層實(shí)現(xiàn)與預(yù)設(shè)方案是一一對(duì)應(yīng)的，能保證原理上的可靠性結(jié)論：電路實(shí)現(xiàn)采用ASIC芯片，可使用FPGA進(jìn)行原理驗(yàn)證基于高采樣/輸出頻率的需求，以及結(jié)構(gòu)的簡單易實(shí)現(xiàn)，我們選用的數(shù)字電路中的時(shí)鐘抖動(dòng)作為TRNG的物理熵源。6真隨機(jī)數(shù)產(chǎn)生方案常見的真隨機(jī)數(shù)產(chǎn)生方案如下表：實(shí)現(xiàn)方法：基

TRNG設(shè)計(jì)原理低頻時(shí)鐘對(duì)高頻時(shí)鐘采樣圖1真隨機(jī)數(shù)理想模型采樣原理示意7TRNG設(shè)計(jì)原理低頻時(shí)鐘對(duì)高頻時(shí)鐘采樣圖1真隨機(jī)數(shù)理想

TRNG實(shí)現(xiàn)方案圖2基于環(huán)形振蕩器的TRNG圖3基于環(huán)形振蕩器的TRNG改進(jìn)結(jié)構(gòu)8TRNG實(shí)現(xiàn)方案圖2基于環(huán)形振蕩器的TRNG圖3

TRNG原型驗(yàn)證0.25μm工藝，64路振蕩環(huán)，單路輸出，芯片面積為520μmx1200μm，corevoltage為2.5V，數(shù)據(jù)產(chǎn)生率可達(dá)1Gbps，平均功率0.8W圖4TRNG原型設(shè)計(jì)layout版圖9TRNG原型驗(yàn)證0.25μm工藝，64路振蕩環(huán)，單路輸出，

原型方案數(shù)據(jù)分析結(jié)論：環(huán)數(shù)越多，01比越穩(wěn)定低頻時(shí)01比更好方案可行，有待改進(jìn)需引入后處理提高隨機(jī)數(shù)質(zhì)量10原型方案數(shù)據(jù)分析結(jié)論：10

TRNG改進(jìn)方案加入熵源配置電路物理熵源采用振蕩環(huán)結(jié)構(gòu)引入后處理結(jié)構(gòu)多路并行輸出圖5單路TRNG整體結(jié)構(gòu)框圖11TRNG改進(jìn)方案加入熵源配置電路圖5單路TRNG整體

0.13μm工藝，3.3V/1.2V電源；輸入時(shí)鐘、輸出數(shù)據(jù)采用差分信號(hào)LVDS；輸入時(shí)鐘由外部提供；數(shù)據(jù)為8/10對(duì)輸出，提供2路冗余；封裝QFN，管腳數(shù)待定，電源地分布待定，陶瓷封裝。TRNG芯片規(guī)格120.13μm工藝，3.3V/1.2V電源；TRNG芯片規(guī)格

10路并行輸出，每路128路振蕩環(huán)，可通過4線SPI配置使能控制起振振蕩環(huán)數(shù)目，輸出接后處理電路，加入bypass功能，允許輸出原始數(shù)據(jù)。圖6TRNG電路結(jié)構(gòu)框圖1310路并行輸出，每路128路振蕩環(huán)，圖6TRNG電路

熵源配置電路SPI部分layout預(yù)估面積為25μmx4μm圖7SPI使能配置電路原理圖14熵源配置電路SPI部分layout預(yù)估面積為25μmx4μ

圖8SPI使能配置電路時(shí)序仿真（1GHz）圖8SPI使能配置電路時(shí)序仿真（1GHz）15圖8SPI使能配置電路時(shí)序仿真（1GHz）圖8

振蕩環(huán)電路圖9ringoscillator原理圖128路振蕩環(huán)由8路使能信號(hào)以二進(jìn)制形式控制0~128路振蕩環(huán)參與輸出。128路振蕩環(huán)陣列（含dff和異或網(wǎng)絡(luò)）layout預(yù)估面積為：0.12mmx0.1mm前仿功耗為26mW16振蕩環(huán)電路圖9ringoscillator原理圖1

后處理電路我們計(jì)劃在各路輸出后面加入不同的后處理結(jié)構(gòu)，比較各種后處理結(jié)構(gòu)的性能。同時(shí)加入bypass功能，允許直接輸出原始數(shù)據(jù)。后處理方案1：異或鏈結(jié)構(gòu)圖10基于11級(jí)異或鏈的后處理電路原理圖17后處理電路我們計(jì)劃在各路輸出后面加入不同的后處理結(jié)構(gòu)，比較

后處理結(jié)果驗(yàn)證表311級(jí)異或鏈后處理數(shù)據(jù)隨機(jī)數(shù)檢驗(yàn)結(jié)果由表3可知，11級(jí)異或鏈結(jié)構(gòu)處理后的數(shù)據(jù)滿足隨機(jī)數(shù)驗(yàn)證標(biāo)準(zhǔn)，該方案可行18后處理結(jié)果驗(yàn)證表311級(jí)異或鏈后處理數(shù)據(jù)隨機(jī)數(shù)檢驗(yàn)結(jié)果由

其它后處理方案方案2：反饋異或+PRBS結(jié)構(gòu)圖11基于反饋異或+PRBS的后處理電路原理圖圖12雙PRBSstop&go后處理電路原理圖方案3：雙PRBSstop&go結(jié)構(gòu)19其它后處理方案方案2：反饋異或+PRBS結(jié)構(gòu)圖11基于

工作總結(jié)工作進(jìn)展：設(shè)計(jì)原型在經(jīng)過后處理后輸出數(shù)據(jù)可滿足隨機(jī)數(shù)驗(yàn)證；改進(jìn)方案增加了單路環(huán)數(shù)，并添加了SPI使能配置實(shí)現(xiàn)振蕩環(huán)工作環(huán)數(shù)的可配置，平衡TRNG數(shù)據(jù)質(zhì)量和功耗；在電路中加入多種后處理結(jié)構(gòu)，對(duì)后處理效果進(jìn)行進(jìn)一步比較驗(yàn)證；完成了熵源配置電路、振蕩環(huán)陣列和后處理結(jié)構(gòu)的設(shè)計(jì)和前仿真；現(xiàn)有TRNG設(shè)計(jì)方案采樣速率可達(dá)1Gbps，單路TRNG面積預(yù)估為200μmx200μm，功耗預(yù)估為40mW，整體芯片面積為2.5mmx2.5mm。下一階段工作：進(jìn)一步完善后處理結(jié)構(gòu)；完成版圖設(shè)計(jì)和后仿真。20工作總結(jié)工作進(jìn)展：20

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BACKUP附圖211級(jí)異或鏈后處理結(jié)構(gòu)前仿真結(jié)果附圖1基于振蕩環(huán)抖動(dòng)ASIC芯片后仿真結(jié)果(左)與實(shí)測(cè)結(jié)果(右)后仿真結(jié)果為不同振蕩環(huán)數(shù)量在1GHz采樣率下的隨機(jī)輸出實(shí)測(cè)結(jié)果為