sigehb器件結構及工藝研究進展

1sigehbt器件的發(fā)展自20世紀80年代末以來，第一個sig雙極型sig相繼誕生，新技術和應用不斷發(fā)展。1980年代初期,IBM在開發(fā)應用于大型計算機中的高速數(shù)字電路的過程中遇到了瓶頸。一直以來,這部分電路都是由傳統(tǒng)的離子注入基區(qū)雙極晶體管構成的。通過不斷地減薄基區(qū),滿足頻率性能越來越高的要求。由于基區(qū)是通過離子注入形成的,理論上講,通過高溫退火后,雜質應該滿足高斯分布。但實際上,由于離子注入過程中存在溝道效應以及瞬態(tài)退火效應,器件縱向尺寸的等比例縮小受到很大限制。因此,注入基區(qū)雙極型器件的最高截止頻率很難高于60GHz。在此背景下,人們將目光轉向外延基區(qū)雙極型晶體管。通過外延和原位摻雜技術,可以精確控制器縱向尺寸和雜質的濃度分布,實現(xiàn)窄基區(qū)和雜質的陡峭分布。1988年,Si外延基區(qū)雙極型晶體管的最高截止頻率達到了52GHz。1980年代中后期,IBM公司的Meyerson,B.S.等人公開發(fā)表了UHV/CVD技術。長期以來困擾SiGe外延技術的高溫熱過程和雜質沾污等問題逐漸得到解決。在此基礎上,1987年,IBM公司的Lyer,S.S.研制出第一個具有器件性能的SiGeHBT。1989年,IBM公司的Patton,G.L.采用UHV/CVD技術(外延溫度550℃),研制出第一個基區(qū)Ge組分緩變、多晶硅發(fā)射極SiGeHBT器件。此后,隨著SiGe外延技術的不斷成熟,高質量的SiGe基區(qū)材料與傳統(tǒng)的雙極型器件結構結合,使SiGeHBT器件性能飛速發(fā)展。1990年,IBM的Patton,G.L.報道了當時速度最快(fT=75GHz)的SiGeHBT器件。這個記錄幾乎是當時最先進的硅雙極器件最高截止頻率的兩倍。隨后,IBM公司的Burghartz,J.N.和Comfort,J.H.等人又報道了第一個由自對準SiGeHBT器件構成的高速ECL電路,門延時為24.3ps。1992年,IBM公司報道了第一個SiGeBiCMOS工藝(0.5μmSiGeHBT和0.25μmCMOS結合),基于該工藝的ECL電路門延時為18.9ps。1993年.IBM公司和AnalogDeviceInc.制造了第一個SiGe大規(guī)模集成電路(1.2GbpsDAC)。在1993-1994年間,出現(xiàn)了最高截止頻率超過100GHz的SiGeHBT器件。1998年,德國TEMIC推出商業(yè)化的SiGeHBT工藝。同年,IBM公司首次推出商業(yè)化的SiGeBiCMOS工藝5HP(0.42μmSiGeHBT和3.3V0.5μmCMOS結合),為全球數(shù)十家通信公司提供代工服務,SiGe技術從此進入集成電路主流工藝的行列。從2002年底開始,捷智半導體和上海先進半導體共同合作,建成了中國第一座具有鍺硅(SiGe)和BiCMOS工藝技術的晶圓加工廠。采用0.35μm工藝,使用200mm硅片,產能達到30000片/月。2003年,IBM公司報道了最新研制出的fT為375GHz,fmax為210GHz的SiGeHBT器件。這是到目前為止,國際上報道的fT最高的晶體管。2004年,IBM公司報道了最新研制出的fT為300GHz,fmax為350GHz的SiGeHBT器件。這是到目前為止,國際上報道的fmax最高的晶體管。2005年,IBM公司宣布推出第四代SiGeBiCMOS工藝8HP,其性能可達到上一代技術的兩倍以上。這種全新的130nmSiGeBiCMOS工藝可以降低消費類移動電子產品的成本,推動高帶寬無線通信技術的發(fā)展,主要應用在汽車防撞雷達等創(chuàng)新產品中。在推出8HP的同時,IBM還推出了專為支持無線應用而設計的低成本版本8WL,這一版本可延長電池工作時間,并增加了移動手持設備的功能,以推廣無線局域網(Wi-Fi)和全球衛(wèi)星定位技術(GPS)的應用。通過上面的發(fā)展歷程可以看到,SiGe技術因其具有高頻性能好、工藝集成度高、制造成本低等優(yōu)點,目前越來越多地應用于無線通訊領域。特別是IBM公司在SiGe技術開發(fā)和應用中一直處于領先地位。SiGe技術已經從高性能的雙極技術發(fā)展到SiGeBiCMOS技術。2器件頻率性能在我國《器件激發(fā)自從第一個SiGeHBT器件誕生以來,為了滿足不同領域的應用,器件頻率性能不斷提高,器件結構也隨之得到優(yōu)化。從臺面結構到平面結構,從非自對準結構到自對準結構,SiGeHBT器件正朝著更小的特征尺寸、更高的集成度方向發(fā)展。2.1bicmos工藝特點單多晶硅非自對準結構。該結構采用硅的局部氧化(LOCOS)工藝實現(xiàn)器件隔離;外基區(qū)引出位于場氧化層之上,減小了集-基結電容;采用非選擇性外延技術生長基區(qū)SiGe材料,提高了器件的可制造性;發(fā)射區(qū)/基區(qū)(E/B)為非自對準結構,降低了工藝復雜度。作為一種低成本的SiGeHBT工藝,其主要應用于0.35μmSiGeBiCMOS工藝中。雙多晶硅自對準結構(DPSA)。該結構是在傳統(tǒng)的硅雙極型器件基礎上變化而來的,采用低溫外延(LTE)技術生長基區(qū)SiGe材料。E/B自對準結構可以通過“側墻前外延”(EBS)或“側墻后外延”(EAS)兩種方法實現(xiàn)。自對準淺槽隔離臺面結構(MSST)。MSST是一種理想的全自對準結構,不僅E/B自對準,而且集電區(qū)相對于發(fā)射區(qū)也是自對準的。相比其他結構,極大地減小了寄生參數(shù)對性能的影響,不過,工藝復雜度高是阻礙其發(fā)展的最大障礙。選擇性外延發(fā)射區(qū)窗口結構(SEEW)。SEEW結構是一種E/B自對準結構,采用選擇性橫向外延過生長(ELO)技術形成外基區(qū),這樣形成的發(fā)射區(qū)窗口可以小于最小光刻尺寸。外延基區(qū)晶體管結構(ETx)。該結構是單多晶硅自對準結構(NTX)的改進型。通過LOCOS工藝完成器件隔離;采用非選擇性外延方法生長基區(qū)SiGe材料;淀積介質疊層后,光刻刻蝕形成偽發(fā)射極;以偽發(fā)射極臺面為掩模自對準對外基區(qū)進行注入;去掉偽發(fā)射極后,淀積多晶硅形成真正的發(fā)射極。目前,這種器件結構廣泛應用于高性能SiGeBiCMOS工藝中。2.2收集區(qū)sic從以上幾種工藝結構中可以看出,SiGeHBT器件結構和工藝步驟除了在基區(qū)外延模塊和E/B自對準模塊上存在差別,其他的工藝步驟幾乎完全相同。因此,SiGeHBT器件的“標準”工藝步驟可以概括為:1)首先在輕摻雜(10～15Ω·cm)P型襯底上制作N+埋層(5～10Ω/□)。為了方便與CMOS工藝集成,埋層多為圖形化的。2)外延輕摻雜硅層(5×1015cm-3)作為收集區(qū),厚度一般為0.4～0.6μm。3)深槽隔離相鄰器件的埋層,隔離槽寬度為0.8～1.2μm,深度7～10μm,回填介質為多晶硅。4)淺槽或者硅的局部氧化(LOCOS)完成局部器件隔離,隔離深度為0.4～0.6μm,采用CMP進行平坦化。5)收集區(qū)引出注入。6)外延形成SiGe基區(qū)。外延層多為迭層結構,首先是10～20nm厚的硅緩沖層;中間為P型摻雜SiGe層,厚度在70～100nm之間,小尺寸器件還在SiGe層中摻入碳(C),以減小硼外擴散帶來的基區(qū)寬化作用;最上面為10～30nm厚的硅帽層。7)基區(qū)外延后,是E/B(非、準)自對準模塊。8)形成發(fā)射極之前,通過發(fā)射極窗口,對收集區(qū)進行選擇性注入(SIC)。這樣,收集區(qū)整體摻雜濃度低,局部(本征區(qū))摻雜濃度高。既可以保證較低的CB結電容、較高的CB結擊穿電壓,又可以改善器件在大電流區(qū)工作的性能。9)視器件結構的不同,外基區(qū)一般由多晶SiGe或者多晶SiGe與多晶硅保護層共同構成。以發(fā)射極或者偽發(fā)射極為掩模進行外基區(qū)注入,減小基區(qū)串聯(lián)電阻。10)注入或者原位摻雜形成重摻雜發(fā)射區(qū),摻雜濃度大于5×1020cm-3,厚度150～200nm。11)形成硅化物,降低接觸電阻(5～10Ω/□)。12)一系列后道工藝,完成多層金屬互連。3ehbt工藝模塊SiGeBiCMOS工藝是一種兼容工藝,是在已有先進CMOS工藝中嵌入雙極器件工藝而形成的。目前,SiGeBiCMOS集成工藝主要采用嵌入式,即:以標準CMOS工藝為基本框架,在其中插入相關SiGeHBT工藝模塊,完成BiCMOS工藝整合。采用這種模式的好處在于:1)最大限度地降低對標準CMOS工藝的影響。SiGeBiCMOS工藝相對于Ⅲ-Ⅴ族化合物器件最大的優(yōu)勢在于其可以完全復用芯片代工廠各個技術節(jié)點CMOS的邏輯庫和I/O單元,并且現(xiàn)有EDA軟件同樣可以用于設計以BiCMOS為工藝的電路。因此,嵌入式可以最大限度地保證標準CMOS工藝的完整性。2)便于有針對性地優(yōu)化SiGeHBT器件工藝模塊。針對不同應用,選擇合理的器件結構和工藝流程,折中考慮不同性能參數(shù),使器件參數(shù)更適合特定領域的應用。例如,可以犧牲一部分最高截止頻率,以降低器件功耗,或者提高器件擊穿電壓,以及改善噪聲性能。3.10.sigehbt器件的制備1998年,IBM公司首次推出商業(yè)化的SiGeBiCMOS工藝5HP(0.42μmSiGeHBT和3.3V0.5μmCMOS結合),圖1為其具體的工藝步驟。1)在p+硅片上生長p-外延層作為襯底,形成圖形化的n+埋層,再整片生長n-外延層作為器件集電區(qū),如圖1(a)所示。2)采用深槽隔離工藝,實現(xiàn)相鄰器件埋層的隔離;采用淺槽隔離工藝,完成器件局部隔離;集電區(qū)引出注入后,進行n阱、p阱注入和雜質的退火激活,如圖1(b)所示。3)柵氧(厚度為7nm)氧化后淀積多晶硅保護層。光刻刻蝕多晶硅,露出雙極部分的有源區(qū)。這種“多晶硅保護層”結構使整個硅片表面均為疏水性材料,為低溫外延前表面氫氟酸漂洗及氫鈍化做好準備,如圖1(c)所示。4)采用UHV/CVD生長SiGe外延層之前,用稀釋的氫氟酸清潔硅片表面,去除雙極部分有源區(qū)上的柵氧,同時完成氫鈍化。采用非選擇性外延工藝生長基區(qū)SiGe材料。反應氣體為SiH4,外延過程中,有源區(qū)單晶表面生長SiGe單晶,在場區(qū)上生長SiGe多晶。最終多晶硅保護層與場區(qū)上的SiGe多晶共同構成雙極型器件的外基區(qū)和CMOS器件的柵電極,如圖1(d)所示。5)通過高壓氧化(HIPOX),在基區(qū)外延層上生長氧化層。淀積Si3N4薄層、多晶硅“轉化”層。接著,通過PECVD的方法,淀積Si3N4和相對較厚的SiO2,形成偽發(fā)射極疊層。光刻刻蝕介質疊層,在未來發(fā)射區(qū)窗口處保留偽發(fā)射極臺面,如圖1(e)所示。6)用光刻膠保護CMOS部分,以偽發(fā)射極臺面為掩模對外基區(qū)進行注入。隨后采用濕法刻蝕工藝漂去偽發(fā)射極疊層中的SiO2,僅保留Si3N4起到定位的作用,如圖1(f)所示。7)采用高壓氧化的方法,將外基區(qū)和場區(qū)上的多晶硅“轉化”層氧化為為SiO2。之后,以SiO2為阻擋層,去除發(fā)射區(qū)窗口處的Si3N4、多晶硅“轉化”層以及其下的Si3N4。注入或者原位摻雜形成重摻雜發(fā)射區(qū),如圖1(g)所示。8)光刻刻蝕形成SiGeHBT器件的外基區(qū)、CMOS柵極以及其他無源器件(電阻和電容),如圖1(h)所示。9)到此為止,SiGeHBT器件已經制作完成。接下來進行多晶硅柵再氧化,生成Si3N4側墻,如圖1(i)所示。10)通過原子轟擊實現(xiàn)表面非晶化后,分別對pFET和nFET進行淺結注入。快速熱退火后,同時完成CMOS源漏區(qū)雜質以及SiGeHBT發(fā)射區(qū)雜質的激活,如圖1(j)所示。11)在外基區(qū)引出,CMOS柵極、源漏極以及多晶硅電阻上形成自對準鈦硅化物,以減小接觸電阻。最終,淀積絕緣介質,光刻接觸孔,完成金屬互連,如圖1(k)所示。3.2sige基區(qū)硼外擴散的降低上述工藝集成方式通過共享層和熱過程來簡化器件結構,降低工藝復雜度?？梢钥闯?SiGe外基區(qū)引出和CMOS柵電極是由同一個多晶硅疊層構成的,因此,這種集成方式被稱為BDG(BaseDuringGate),即:SiGe的基區(qū)和CMOS柵電極是同步完成的。圖2為BDG集成工藝流程圖。BDG工藝集成方式最大的問題在于雙極工藝和CMOS工藝的熱過程是耦合在一起的。基區(qū)SiGe材料外延生長后,要經歷CMOS工藝中的兩個熱過程,即:多晶硅柵再氧化和源漏雜質退火激活。額外的熱過程與實現(xiàn)較窄基區(qū)雜質分布的初衷是背道而馳的。對于0.5μmCMOS工藝,由于鳥嘴效應對CMOS器件影響較小,可以適當降低柵極再氧化溫度;另外,對于nFET,源漏雜質為磷(P)。由于磷的擴散系數(shù)較大,源漏雜質退火激活的溫度也可以適當降低。所以,雖然額外的熱過程使SiGe基區(qū)寬化,這種以共享層為基礎的集成方式,由于工藝簡單,成本低廉,還是廣泛應用于0.5μmSiGeBiCMOS工藝中。但是,隨著基區(qū)寬度不斷變窄,基區(qū)硼外擴散問題變得更加敏感。在0.25μmCMOS工藝中,柵極再氧化溫度為900℃。而且,淺結工藝要求源漏注入雜質變?yōu)閿U散系數(shù)相對較小的砷。因此,BDG集成工藝已經不能滿足0.25μm以及以下技術節(jié)點的要求,IBM公司的SiGeBiCMOS技術自5HP工藝以后,均采用BAG(BaseAfterGate)集成工藝。BAG集成工藝將CMOS工藝與雙極工藝的熱過程獨立進行。圖3為BAG工藝流程。首先完成標準CMOS工藝模塊中的大部分工藝步驟,通過保護層保護CMOS區(qū)域;完成雙極工藝后,去除CMOS區(qū)域上的雙極器件部分,繼續(xù)完成剩余的CMOS工藝。相對于BDG工藝,BAG工藝減少了共享層的應用,先后完成CMOS和雙極工藝,減少了兩個工藝之間的耦合程度,降低了熱過程對SiGeHBT器件的劣化作用。同時,BAG工藝保持了CMOS和雙極工藝的相對完整性,提高了器件的良率,也便于獨立優(yōu)化兩個工藝模塊。解決SiGe基區(qū)硼外擴的方法還有基區(qū)摻碳(C)。雖然這項技術已經成為0.25μm以及以下技術節(jié)點上BiCMOS的必備工藝。但在1990年代中前期,卻一直沒有引起業(yè)界足夠的關注。由于碳原子會在硅中產生陷阱,一直以來,半導體工藝,尤其是以少子為載流子的器件(HBT),都盡可能減小碳沾污,更不會主動在工藝中引入碳原子。1990年代中期,研究發(fā)現(xiàn),基區(qū)摻雜碳可以減少硼的外擴散。目前,SiGeC基區(qū)已經廣泛應用于SiGeHBT器件及SiGeBiCMOS工藝當中。根據(jù)經驗,碳原子摻雜濃度達到基區(qū)雜質濃度的0.2%,就可以有效地抑制熱過程造成的基區(qū)硼外擴散。德國的IHP一直致力于這方面的研究。4不同技術節(jié)點的劃分自從第一個SiGeHBT器件誕生以來,經過將近30年的發(fā)展,SiGeHBT器件以及相關的SiGeBiCMOS工藝經歷了若干個發(fā)展階段。對于SiGeHBT器件,最高截止頻率可以很好地反映器件縱向結構的等比例縮小以及結構和工藝的復雜程度,因此,以fT為標準,SiGeHBT器件可以分為三個技術節(jié)點。第一代器件fT的范圍是45～55GHz,第二代器件fT的范圍是100～120GHz,第三代器件的fT大于200GHz。對于SiGeBiCMOS工藝,技術節(jié)點的劃分以捷智半導體(Jazz)和IBM的產品線為代表。如圖4所示,捷智半導體SiGeBiCMOS產品線可以分為四個技術節(jié)點。表1為不同技術節(jié)點上具體的工藝和性能參數(shù)指標。其中,SiGe60和SiGe90為低成本工藝,主要應用于RF電路中的收發(fā)器部分;SiGe120應用于10Gb/s和40Gb/s收發(fā)器電路;SiGe200應用的對象為40Gb/s通訊設備以及更高頻率的無線通訊產品。表2為IBM公司SiGeBiCMOS產品線的性能參數(shù)。HP系列為高性能系列,主要是面向高端市場,與Ⅲ-Ⅴ族化合物器件競爭。WL為低成本系列,以PN結隔離代替深槽、淺槽隔離;E/B對準方式變?yōu)榉?準)自對準,成本降低后主要與RFCMOS技術在消費類電子產品市場進行競爭。5發(fā)展方向：sigbicmos技術5.1sigebicmos技術從IBM和捷智半導體兩個公司的產品線可以看出,隨著SiGeHBT器件橫向、縱向尺寸不斷等比例縮小,SiGeBiCMOS技術正朝著更小特征尺寸、更高集成度、更高頻率的方向發(fā)展。考慮不同的應用領域,SiGeBiCMOS技術在性能和制造成本上不斷進行優(yōu)化。IBM公司在0.18μm及以下技術節(jié)點上同時推出了高性能系列(8HP)和低成本系列(8WL),捷智半導體也同樣推出了低成本系列SiGe90以及高性能系列SiGe120和SiGe200?？梢?不同的半導體廠商針對SiGeBiCMOS工藝在不同市場的應用,也折中考慮了SiGeHBT器件結構和BiCMOS整合工藝。5.1.1器件工藝設計高性能系列SiGeBiCMOS技術采用最先進的SiGeHBT器件與(n-1)代CMOS工藝結合而成。由于其針對的是通訊領域的高端市場,性能是其首要考慮的因素。通過一系列工藝模塊來減小器件的寄生參數(shù),提高器件的頻率特性。例如:采用n+埋層降低集電區(qū)串聯(lián)電阻;采用深槽隔離減小集電區(qū)與襯底之間的電容;采用E/B自對準器件結構消除內外基區(qū)之間連接部分的電阻,以降低基區(qū)電阻。5.1.2e/b非準自對準近年來,消費類電子產品成為半導體行業(yè)最大的市場,低成本系列也由此而來。顧名思義,低成本系列就是要折中考慮成本和器件性能。相對于高性能系列,低成本系列主要對以下工藝模塊和器件結構進行了簡化和折中:對于高性能系列,通常采用E/B自對準結構來降低器件基區(qū)電阻;而對于低成本系列,成本問題決定了E/B非(準)自對準是一種更為合理的器件結構。對于高性能系列,通常以類似CMOS中阱的制作方式,在p型襯底上形成圖形化的n+埋層,以減小集電區(qū)串聯(lián)電阻;對于低成本系列,集電區(qū)串聯(lián)電阻不再是制約器件微波性能的瓶頸。因此,通過高能離子注入的方式形成n+埋層,顯然是一種更為經濟實用的方式;并且,通過優(yōu)化HBT器件版圖,可以在不增加工藝復雜度的基礎上減小集電區(qū)串聯(lián)電阻,從而提高器件的最高截止頻率。出于成本的考慮,低成本系列使用PN結隔離代替高性能系列中的溝槽隔離。低成本系列通常采用(n-2)代CMOS技術,利用成熟的非主流CMOS工藝線,可以極大地降低制造成本,同時,提高產品的良率。相