電工電子實(shí)習(xí)

（EDA）

實(shí)驗(yàn)報(bào)告

姓 名 蔣從偉

班 級 網(wǎng)絡(luò)10K1班

學(xué) 號 101909030107

EDA實(shí)驗(yàn)

一、實(shí)驗(yàn)?zāi)康模?/p>

1、掌握多位計(jì)數(shù)器相連的設(shè)計(jì)方法。

2、掌握十進(jìn)制、六十進(jìn)制和二十四進(jìn)制計(jì)數(shù)器的設(shè)計(jì)方法。

3、鞏固數(shù)碼管的驅(qū)動原理及編程方法。

4、掌握CPLD技術(shù)的層次化設(shè)計(jì)方法。

二、實(shí)驗(yàn)要求：

基本要求：具有時、分、秒計(jì)數(shù)顯示功能，以二十四小時循環(huán)計(jì)時。

擴(kuò)展要求：具有調(diào)整時間的功能以及整點(diǎn)報(bào)時功能。

三、實(shí)驗(yàn)原理：

74163

LDN

A

使能

清零

脈沖

BCD

ENTENP

CLRN

CLK

QAQBQCQD

RCO

4位二進(jìn)制輸出

inst24

COUNTER

選用74LS163芯片共計(jì)6片，采用同步計(jì)數(shù)的方法來設(shè)計(jì)相關(guān)計(jì)時器，同一源輸入脈沖接至CLK，控制ENT使

能端實(shí)現(xiàn)計(jì)數(shù)，秒位計(jì)時器與分位計(jì)時器均為六十進(jìn)制，時位計(jì)時器為24進(jìn)制。

四、實(shí)驗(yàn)結(jié)果（電路圖、仿真波形以及說明）：

1、秒位計(jì)時電路設(shè)計(jì)（60進(jìn)制）

秒低位計(jì)數(shù)用十進(jìn)制計(jì)數(shù)器（74163改裝）計(jì)數(shù)，由脈沖信號觸發(fā)計(jì)數(shù)，9秒（秒低位輸出1001B）時，秒低位

清零；秒高位計(jì)數(shù)用六進(jìn)制計(jì)數(shù)器（74163改裝）計(jì)數(shù)，9秒時，秒高位芯片ENT輸入高電平，由此觸發(fā)計(jì)數(shù)，

59秒（秒低位輸出1001B，秒高位輸出0101B）時，秒高位清零。

2、分位計(jì)時電路設(shè)計(jì)（六十進(jìn)制）

分位計(jì)時電路與秒位計(jì)時電路計(jì)時原理相差無幾，只在觸發(fā)計(jì)數(shù)的使能信號量上有一定差異。分低位計(jì)數(shù)用十

進(jìn)制計(jì)數(shù)器（74163改裝）計(jì)數(shù)，59秒時觸發(fā)計(jì)數(shù)，9分59秒（分低位輸出為1001H，秒高位輸出0101B，秒

低位輸出1001B）時，分低位清零；分高位計(jì)數(shù)用六進(jìn)制計(jì)數(shù)器（74163改裝）計(jì)數(shù)，9分59秒時，分高位芯

片ENT輸入高電平，由此觸發(fā)計(jì)數(shù)，分59秒

59 （分高位輸出為0101B，分低位輸出為1001B，秒高位輸出0101B，

秒低位輸出1001B）時，分高位清零。

3、時位計(jì)時電路設(shè)計(jì)（二十四進(jìn)制）

時低位計(jì)數(shù)用十（或四）進(jìn)制計(jì)數(shù)器（74163改裝）計(jì)數(shù)，59分59秒時觸發(fā)計(jì)數(shù)，9時59分59秒（時低位輸

出為1001B，分高位輸出為0101B，分低位輸出為1001B，秒高位輸出0101B，秒低位輸出1001B），或者23時

59分59秒（時高位輸出為0010B，時低位輸出為0011B，分高位輸出為0101B，分低位輸出為1001B，秒高位

輸出0101B，秒低位輸出1001B）時，時低位清零；時高位計(jì)數(shù)用三進(jìn)制計(jì)數(shù)器（74163改裝）計(jì)數(shù)，9時59分

59秒時，時高位芯片ENT輸入高電平，由此觸發(fā)計(jì)數(shù)，23時59分59秒時，