..DigitalIC：數(shù)字集成電路是將元器件和連線集成于同一半導(dǎo)體芯片上而制成的數(shù)字邏輯電路或系統(tǒng)第一章引論1、數(shù)字IC芯片制造步驟設(shè)計：前端設(shè)計（行為設(shè)計、體系結(jié)構(gòu)設(shè)計、結(jié)構(gòu)設(shè)計）、后端設(shè)計（邏輯設(shè)計、電路設(shè)計、版圖設(shè)計）制版：根據(jù)版圖制作加工用的光刻版制造：劃片：將圓片切割成一個一個的管芯（劃片槽）封裝：用金絲把管芯的壓焊塊（pad）與管殼的引腳相連測試：測試芯片的工作情況2、數(shù)字IC的設(shè)計方法分層設(shè)計思想：每個層次都由下一個層次的若干個模塊組成，自頂向下每個層次、每個模塊分別進行建模與驗證SoC設(shè)計方法：IP模塊（硬核（Hardcore)、軟核（Softcore)、固核（Firmcore））與設(shè)計復(fù)用Foundry（代工）、Fabless（芯片設(shè)計）、Chipless（IP設(shè)計）“三足鼎立”——SoC發(fā)展的模式3、數(shù)字IC的質(zhì)量評價標準（重點：成本、延時、功耗，還有能量啦可靠性啦驅(qū)動能力啦之類的）NRE(Non-RecurrentEngineering)成本設(shè)計時間和投入，掩膜生產(chǎn)，樣品生產(chǎn)一次性成本Recurrent成本工藝制造（siliconprocessing），封裝（packaging），測試（test）正比于產(chǎn)量一階RC網(wǎng)路傳播延時：正比于此電路下拉電阻和負載電容所形成的時間常數(shù)功耗：emmmm自己算EDA設(shè)計流程IP設(shè)計系統(tǒng)設(shè)計（SystemC）模塊設(shè)計（verilog）綜合綜合版圖設(shè)計(.ICC)電路級設(shè)計（.v基本不可讀）綜合過程中用到的文件類型(都是synopsys)：可以相互轉(zhuǎn)化可以相互轉(zhuǎn)化.db（不可讀）.lib（可讀）加了功耗信息加了功耗信息.sdb.slib器件基礎(chǔ)保護IC的輸入器件以抗靜電荷（ESD保護）長溝道器件電壓和電流的關(guān)系： 短溝道器件電壓和電流關(guān)系速度飽和：當沿著溝道的電場達到臨界值ξC時，載流子的速度由于散射效應(yīng)（載流子之間的碰撞）而趨于飽和。ξC取決于摻雜濃度和外加的垂直電場強度器件在VDS達到VGS--VT之前就已經(jīng)進入飽和狀態(tài)，所以與相應(yīng)的長溝道器件相比，短溝道器件飽和區(qū)圍更大反面整理P633.3.2靜態(tài)狀態(tài)下的MOS晶體管相關(guān)參數(shù)以及公式（尤其是速度飽和）MOS管二階效應(yīng)閾值變化：隨著器件尺寸的縮小，閾值電壓變成與L、W、VDS有關(guān)短溝效應(yīng)（漏端感應(yīng)勢壘降低（DIBL））：電壓控制耗盡區(qū)寬度，VDS提高將會導(dǎo)致勢壘降低，甚至過高的VDS將會導(dǎo)致源漏短路，稱為源漏穿流窄溝效應(yīng)：溝道耗盡區(qū)并不立即在晶體管邊沿終止，而是會向絕緣場氧下面延伸一些，柵電壓必須維持這一額外的耗盡電荷才能建立一條導(dǎo)電溝道，在W值較小時將會引起閾值電壓升高亞閾值導(dǎo)通：在VGS接近甚至略小于VT時，ID仍然存在熱載流子效應(yīng)：原因：小尺寸器件中的強電場引起高能熱電子與晶格碰撞產(chǎn)生電子空穴對，引起襯底電流；電子在強總校電廠的作用下穿過柵氧，引起柵電流。影響：改變閾值電壓、使器件參數(shù)變差，特性不穩(wěn)，電路失效；襯底電流引起噪聲以及動態(tài)節(jié)點漏電。處理方法：LDD（lightlydopeddrain）:在源漏區(qū)與溝道間加一段電阻率較高的輕摻雜區(qū)。可以減小熱載流子效應(yīng)，增大源漏端耐壓圍，但是輕摻雜區(qū)會導(dǎo)致器件跨導(dǎo)減小，漏源電流減小閂鎖效應(yīng)：寄生雙極型晶體管互相提供基極電流，正反饋至短路互連線MOSIC的三層互連線上層金屬互連線中層的多晶硅連線下層的擴散區(qū)連線互連線模型：集總RC模型（Elmore延時）集總RC模型（考慮導(dǎo)線電阻）：導(dǎo)線分段，每段導(dǎo)線的導(dǎo)線電阻集總成一個電阻R，電容集總成一個電容C反相器再生性：再生性保證一個受干擾的信號在通過若干邏輯級后逐漸收斂回到額定電平中的一個具備再生性的條件：過渡區(qū)增益絕對值大于一2、扇出系數(shù)：輸出端連接同類門的最多個數(shù)扇入系數(shù)：單個邏輯門能夠承受的數(shù)字信號輸入最大量3、靜態(tài)CMOS反相器的特點：1、輸出高電平和低電平分別為VDD和GND。信號電壓擺幅等于電源電壓，噪聲容限很大；2、采用無比邏輯，邏輯電平與器件尺寸無關(guān)，晶體管可以采用最小尺寸，且翻轉(zhuǎn)時不會因為尺寸設(shè)計原因出現(xiàn)錯誤，穩(wěn)定性高3、輸出阻抗小，穩(wěn)態(tài)時在輸出和VDD或GND之間總存在一條具有有限電阻的通路，對噪聲和干擾不敏感4、輸入阻抗高，不消耗直流輸入電流，理論上可以驅(qū)動無限多個門5、不考慮泄露功耗的情況下，沒有靜態(tài)功耗（CMOS取代NMOS的原因）4、CMOS反相器靜態(tài)特性開關(guān)閾值：定義為VM=Vout的點，在這一區(qū)域由于VGS=VDS，上管下管都是飽和的（長溝短溝分為速度飽和和普通飽和），使通過兩個晶體管的電流相等即可得到VM的解析表達式，推導(dǎo)過程見書上P134，反面自己推導(dǎo)一遍。噪聲容限[VIL，VIH]：根據(jù)定義，是反相器增益為-1時的輸入，但是太難算了，就用了線性近似，推導(dǎo)過程見書上P136，反面自己推導(dǎo)一遍。5、CMOS反相器動態(tài)特性電容：巴拉巴拉巴拉巴拉一堆公式反正感覺沒啥用傳播延時：在輸入和輸出反轉(zhuǎn)的50%之間的時間，正比于這個電路的下拉電阻和負載電容所形成的時間常數(shù)傳播延時性能優(yōu)化設(shè)計：減小負載電容（自身擴散電容，連線電容，扇出電容）加大晶體管尺寸優(yōu)點：增加了驅(qū)動能力（增大充放電電流，降低導(dǎo)通電阻）缺點：擴散電容增大，從而使負載電容增大柵電容增加，使前一級的扇出電容增加提高電源電壓缺點：VDD增加到一定程度，對延時的優(yōu)化效果不明顯功耗增加出于可靠性烤爐，VDD具有嚴格的上限反相器鏈的性能優(yōu)化：要求每一級的尺寸時與其相鄰前后兩個反相器尺寸的幾何平均數(shù)（Cg為輸入的柵電容）這一段一定要回頭看書看PPT?。。。。。。。。。。。。?！反相器功耗分析（感覺好像都會，回頭掃一眼就成，還有能連延時積啥的）動態(tài)功耗：對負載電容充電和放電造成的功耗短路功耗：開關(guān)過程中電源和地之間順吉納的直流通路造成的功耗靜態(tài)功耗：穩(wěn)定輸出高電平或低電平時的直流功耗，漏電流造成第六章CMOS組合邏輯門的設(shè)計1、靜態(tài)CMOS組合邏輯電路在每一時間（除切換期間）每個門的輸出總是通過低阻連至VDD或GND。穩(wěn)態(tài)時，門的輸出值總是由電路所實現(xiàn)的布爾函數(shù)決定。它不同于動態(tài)電路：動態(tài)電路把信號值暫時存放在高阻抗電路節(jié)點電容上。合靜態(tài)電路類型：互補CMOS有比邏輯（偽NMOS和DCVSL）傳輸晶體管邏輯（Pass-TransistorLogic）互補CMOS經(jīng)驗規(guī)則：晶體管看作是由其柵端信號控制的開關(guān)。PDN用NMOS器件，PUN用PMOS器件（否則會有閾值損失）實現(xiàn)N輸入的邏輯門需要晶體管數(shù)目為2N?；パaCMOS靜態(tài)特性：高噪聲容限沒有靜態(tài)功耗直流電壓傳輸特性和噪聲容限與數(shù)據(jù)輸入模式有關(guān) 互補CMOS傳播延時（我覺得這里可以考一道速度快慢的定性分析）e.g.互補CMOS尺寸設(shè)計：為了使NAND網(wǎng)的下拉延時與最小尺寸的反相器相同，在PDN串聯(lián)網(wǎng)絡(luò)中的NMOS器件必須設(shè)計成兩倍寬（同樣功能晶體管電容減半），以使NAND下拉網(wǎng)絡(luò)的等效電阻與反相器相同而PMOS器件可以維持不變?；パaCMOS大扇入時的設(shè)計技巧：調(diào)整（加大）晶體管尺寸（減小電阻但增大了電容，還會給前級加大負載，只有當CL>>Cint才能用）逐級加大晶體管尺寸，使影響最大的晶體管電容最?。ǖ赡軙拱鎴D設(shè)計復(fù)雜，晶體管間距不得不加大，導(dǎo)致部電容增加）重新安排輸入（定義：外層輸入：接近電源或地的輸入，層輸入：接近輸出端的輸入，最遲到達的輸入信號應(yīng)當作為層輸入（放在接近輸出端處）以避免多次延時）重組邏輯結(jié)構(gòu)：延時與扇入的平方關(guān)系使得輸入太多時反轉(zhuǎn)變得極慢，可以將多輸入轉(zhuǎn)化為多級插入緩沖器隔離扇入與扇出（減小電容減小時間常數(shù)）組合邏輯鏈的性能優(yōu)化首先我們明確一個概念：驅(qū)動能力（帶負載能力）就是輸出電阻，越小越強反相器延時：一般邏輯門的延時：p-（歸一化）本征延時：本征延時與門的類型有關(guān)，但它與門的尺寸（晶體管寬度的加倍）無關(guān)g-邏輯努力（logicaleffort）：對于給定的負載，一個門的輸入電容和與它具有相同輸出電流的反相器的輸入電容的比。邏輯努力與門的類型有關(guān)，但它與門的尺寸（晶體管寬度的加倍）無關(guān)f-等效扇出（fanout）：又稱為“電氣努力”，對于反相器，有尺寸計算：并聯(lián)不變，串聯(lián)乘以串聯(lián)的次數(shù)。g=（P網(wǎng)輸入管平均尺寸+N網(wǎng)輸入管平均尺寸）/3（輸入電容之比）努力與延時及尺寸關(guān)系的具體計算見書對組合邏輯鏈性能優(yōu)化的小結(jié)邏輯努力的概念可以用來快速比較各種電路結(jié)構(gòu)的延時特性。例如：在互補CMOS結(jié)構(gòu)中，NANF門比NOR門好。邏輯鏈中當各級的努力延時（h）相同并且接近等于4時，整個邏輯鏈路徑的延時最快。采用“較少”級數(shù)（邏輯門的數(shù)目較少）時，邏輯鏈未必最快；采用“大尺寸”邏輯門時，邏輯鏈未必最快，卻會增加面積和功耗。邏輯鏈的路徑總延時對于級數(shù)偏高“最優(yōu)級數(shù)”的敏感程度不大。使每級的努力延時稍大于4可減少面積與功耗，但速度減慢不多。但當每級的努力延時大于6~8時，速度會明顯變慢。當單個邏輯門的輸入數(shù)目增多時，它的邏輯努力也增大，一般限制單個邏輯門的輸入數(shù)目為4個。當輸入數(shù)超過4時，一般需要把這個復(fù)雜門分解成多級的簡單門互補CMOS的功耗優(yōu)化邏輯門的翻轉(zhuǎn)受拓撲結(jié)構(gòu)和信號時序的影響翻轉(zhuǎn)概率毛刺引起虛假翻轉(zhuǎn)降低光開關(guān)活動性的方法邏輯重組輸入排序（推遲具有較高翻轉(zhuǎn)率的信號）減少資源的分時復(fù)用均衡信號路徑減少毛刺有比邏輯目的：減少互補CMOS中的器件數(shù)方法：不用PDN和PUN組合，而用NMOS的PDN實現(xiàn)邏輯功能，用簡單負載器件實現(xiàn)上拉缺點：降低了穩(wěn)定性、增加功耗11、有比邏輯（偽NMOS）特點：晶體管數(shù)目N+1個輸出高電平VOH=VDD輸出低電平VOL不為0，降低了噪聲容限，增加靜態(tài)功耗負載器件相對于下拉器件的尺寸比，會影響噪聲容限、傳播延時、功耗等，甚至是邏輯功能設(shè)計偽NMOS，要折中考慮：減少靜態(tài)功耗，負載PMOS管要小得到較大的NML，VOL要低=>(W/L)n/(W/L)p大，負載PMOS管要小減小tpLH，負載PMOS管要大1），2）和3）矛盾，速度快的門消耗更多的靜態(tài)功耗，且會減小噪聲容限。用偽NMOS設(shè)計大扇入的復(fù)合門具有吸引力的原因：N+1個晶體管，面積小，寄生電容小對前級負載小，每個輸入只接到一個晶體管輸出低電平時有靜態(tài)功耗，適合大多數(shù)情況下輸出為高電平的情況，如存儲器的地址譯碼電路有比邏輯（DCVSL——差分串聯(lián)電壓開關(guān)邏輯）輸入具有互補形式同時產(chǎn)生互補輸出，消除了反相信號所需要額外反相器輸出節(jié)點電容小(和偽NMOS相同)反饋機制保證了能夠關(guān)斷不需要的負載器件消除靜態(tài)功耗(增加了轉(zhuǎn)換功耗)下拉網(wǎng)絡(luò)PDN1和PDN2互補，實現(xiàn)邏輯功能的互補有比邏輯，全擺幅（GND和VDD）額外面積開銷(有兩個下拉網(wǎng)絡(luò))布線復(fù)雜，動態(tài)功耗高傳輸管邏輯需要的器件數(shù)少：N個晶體管沒有靜態(tài)功耗，無比邏輯互補的數(shù)據(jù)輸入輸出屬于靜態(tài)邏輯設(shè)計具有模塊化的特點NMOS傳輸高電平有閾值損失，導(dǎo)致驅(qū)動能力下降，且由于充電過程中柵源電壓一直降低充電速度會比較慢。甚至會產(chǎn)生如下問題。傳輸管邏輯驅(qū)動問題解決方案解決方案1：電平恢復(fù)晶體管1、完全無靜態(tài)功耗，但考慮過渡情形時，需要仔細確定尺寸2、增加了部節(jié)點容，關(guān)斷時有信號競爭，降低了門的速度3、PMOS的導(dǎo)通加速了上拉，因而減少了輸出（反相器）的下降時間解決方案2：傳輸管用低閾值晶體管（VT=0）優(yōu)點：幾乎沒有閾值損失缺點：會產(chǎn)生漏電流（亞閾值）解決方案3：采用傳輸門（TransmissionGate）邏輯6個晶體管，比互補CMOS實現(xiàn)少一半F總有一條路徑到VDD或GND，是低阻節(jié)點傳輸們延時：減少傳輸門鏈的延時：插入緩沖器切斷長的傳輸門鏈傳輸管傳輸門比較傳輸管的優(yōu)點：寄生電容小，速度快，屬無比邏輯缺點：閾值損失，噪聲容限差，會引起下一級靜態(tài)功耗，MOS管的導(dǎo)通電阻隨電壓變化而變化全傳輸門優(yōu)點：無閾值損失，MOS開關(guān)的導(dǎo)通電阻基本為常數(shù)缺點：必須提供正反控制信號，版圖設(shè)計效率低，電容大靜態(tài)CMOS分析方法結(jié)構(gòu)、邏輯類型、性能（延時、穩(wěn)定性，輸入輸出電阻（給前級的負載和對后級的驅(qū)動能力））、功耗動態(tài)CMOS在靜態(tài)邏輯電路中，每一個時間點（開關(guān)瞬態(tài)除外）輸出都通過一條低阻的路徑連接到VDD或GND動態(tài)邏輯電路依賴于信號值在高阻節(jié)點（求值期間或求值后）的電容上暫時存儲。分兩相工作：預(yù)充（Precharge）求值（Evaluate）面積?。∟+2個管子）速度快（管子少，CL小，拉高無延時，預(yù)充就已經(jīng)拉高了，選擇大PMOS可以加快預(yù)充，但是也會加大CL，使得拉低時間變長）全擺幅雖然沒有了靜態(tài)功耗，但是始終一直在翻轉(zhuǎn)，開關(guān)活動性很高，導(dǎo)致總功耗很高優(yōu)勢：晶體管少，CL小，每個扇入對前級只表現(xiàn)為一個負載晶體管每個周期最多只能翻轉(zhuǎn)一次，沒有毛刺和虛假翻轉(zhuǎn)不存在短路功耗劣勢：時鐘功耗大，時鐘節(jié)點每個時鐘周期都要翻轉(zhuǎn)增加抗漏電器件時可能會有短路功耗較高的開關(guān)活動性噪聲容限：輸出高電平時，動態(tài)邏輯門的輸出阻抗很大。因此，輸出電平對噪聲和干擾很敏感！其它信號的電容性耦合，可能造成節(jié)點電荷損失，而且不能恢復(fù)。動態(tài)門的信號完整性問題電荷泄露（翻篇兒機關(guān)和亞閾值漏電引起）：為了防止泄露導(dǎo)致電平變化，要有較高的時鐘頻率，可以加電平恢復(fù)器，這里叫泄露晶體管，但是這樣PDN導(dǎo)通時就會與泄露管產(chǎn)生競爭，變成有比邏輯，產(chǎn)生短路功耗電荷分享：求值時CL與PDN網(wǎng)絡(luò)寄生電容分享電荷，可以給寄生電容節(jié)點預(yù)充電解決，但是會增加面積和功耗。電容耦合：解決辦法：預(yù)充期間置所有輸入為0，求值期間輸入只能進行單個的0→1翻轉(zhuǎn)時鐘饋通：由于預(yù)充器件的柵漏電容引起的預(yù)充器件的時鐘輸入與動態(tài)輸出節(jié)點間的耦合效應(yīng)。動態(tài)輸出節(jié)點的電壓可能上升到VDD以上多米諾邏輯扇出由一個低阻抗輸出的靜態(tài)反相器驅(qū)動，提高了抗噪聲能力緩沖器隔離了部和外部電容，減少了動態(tài)輸出節(jié)點的電容可以利用反相器驅(qū)動一個泄漏器件抵抗漏電和電荷重新分布預(yù)充期間置所有輸入為0，求值期間輸入只能進行單個的0→1翻轉(zhuǎn)，這樣的話就不會存在預(yù)充管和PDN同時導(dǎo)通的情況，也就可以取消求值管：減少了時鐘負載，提高下拉驅(qū)動能力，但會增加預(yù)充電周期第七章時序邏輯電路設(shè)計的設(shè)計1、動態(tài)存儲器要求定期刷新，要求從電容中讀出信號時不會干擾所存儲的電荷，因此要求通過具有高輸入阻抗的器件來讀取速度快，面積小2、靜態(tài)存儲器對擾動不敏感速度相對慢，面積相對大信號可以無限保持時序參數(shù)的一般定義建立（set-up）時間：tsu維持（hold）時間：thold時鐘至輸出（clk-q）時間（max）：tclk-q時鐘周期：T數(shù)據(jù)至輸出（d-q）時間（max）：td-q雙穩(wěn)電路基于多路開關(guān)的鎖存器傳輸門實現(xiàn)缺點：時鐘信號的活性系數(shù)為1，有4個負載，功耗很大。傳輸管實現(xiàn)優(yōu)點：時鐘負載減小缺點：第一個反相器的輸入的高電平降低，從而影響噪聲容限和開關(guān)性能，產(chǎn)生靜態(tài)功耗主從（邊沿）寄存器（兩個反相的基于多路開關(guān)的鎖存器串聯(lián)）多路選擇器實現(xiàn)：強制寫入實現(xiàn)：優(yōu)點：時鐘晶體管的數(shù)目從8降到4缺點：有比，強制寫入。T1及其源驅(qū)動必須比I2強。設(shè)計復(fù)雜。反向傳導(dǎo)，T2和I4共同影響存儲在I1—I2中的數(shù)據(jù)時鐘交疊引起的問題可以換用兩相不交疊時鐘靜態(tài)SR觸發(fā)器時鐘控制的SR觸發(fā)器（同步時序電路）簡化的時鐘同步SR觸發(fā)器動態(tài)存儲器比靜態(tài)Latch和Register簡單基于在寄生電容上存儲電荷，由于漏電需要周期刷新，適用于高頻時序電路高阻抗的部動態(tài)節(jié)點易受噪聲源的干擾讀操作不破壞信息：因此需要輸入高阻抗的器件漏電影響了低功耗技術(shù)（例如無法停止時鐘以節(jié)省功耗）解決漏電的辦法：增加一個弱反饋反相器，構(gòu)成偽靜態(tài)這會增加抗噪聲能力，但會增加延時除高性能數(shù)據(jù)通路外，一般均應(yīng)使寄存器成為偽靜態(tài)的或靜態(tài)的C2MOS－ClockedCMOSC2MOS與傳輸門相比較的優(yōu)點：對時鐘交疊不敏感對傳輸門，不論其輸出端是0還是1，輸出端數(shù)據(jù)能被鎖存住而不發(fā)生變化的條件是：P管和N管必須同時關(guān)閉，只要有一個管子不關(guān)閉（例如由于Φ，Φ非造成P管和N管同時導(dǎo)通），則輸出端就會受輸入端的