第頁共7頁*******大學(xué)實(shí)驗(yàn)報(bào)告 實(shí)驗(yàn)名稱數(shù)字電子鐘設(shè)計(jì)課程名稱電工電子實(shí)習(xí)專業(yè)班級(jí)：學(xué)生姓名：STT學(xué)號(hào)：成績(jī)：指導(dǎo)教師：實(shí)驗(yàn)日期：一、實(shí)驗(yàn)?zāi)康募耙蟆緦?shí)驗(yàn)?zāi)康摹坑?xùn)練綜合運(yùn)用學(xué)過的數(shù)字電子、可編程邏輯器件等基本知識(shí)，培養(yǎng)獨(dú)立設(shè)計(jì)比較復(fù)雜的數(shù)字邏輯的能力。力爭(zhēng)掌握使用EDA（電子設(shè)計(jì)自動(dòng)化）工具設(shè)計(jì)數(shù)字邏輯的方法，包括設(shè)計(jì)輸入、編譯、軟件仿真、下載和硬件仿真等全過程。【實(shí)驗(yàn)要求】必做部分：設(shè)計(jì)一個(gè)數(shù)字電子時(shí)鐘，從00時(shí)00分00秒計(jì)時(shí)到23時(shí)59分59秒，時(shí)間在6個(gè)七段LED數(shù)碼管上顯示。用MAX+PLUSII設(shè)計(jì)相關(guān)電路，進(jìn)行相關(guān)的軟件仿真，并下載到實(shí)驗(yàn)板上進(jìn)行硬件仿真；選作部分：電子鐘實(shí)現(xiàn)校時(shí)、清零和整點(diǎn)報(bào)時(shí)功能。采用可編程邏輯器件進(jìn)行設(shè)計(jì)，在微機(jī)上進(jìn)行原理圖或程序的輸入、編譯和軟件仿真，滿足設(shè)計(jì)要求后，再進(jìn)行下載和硬件實(shí)驗(yàn)。如硬件實(shí)驗(yàn)結(jié)果不滿足要求，需要反復(fù)修改設(shè)計(jì)，直到滿足要求。二、所用儀器、設(shè)備設(shè)計(jì)工作建立在硬件和軟件兩個(gè)平臺(tái)的基礎(chǔ)上。硬件平臺(tái)是實(shí)驗(yàn)室提供的MCU/CPLD開發(fā)實(shí)驗(yàn)儀。實(shí)驗(yàn)儀上的可編程邏輯器件可保證在一片芯片上設(shè)計(jì)出題目要求的數(shù)字電路。軟件平臺(tái)是ALTERA公司的MAX+PLUSII。三、實(shí)驗(yàn)方法及步驟【簡(jiǎn)述74LS163】圖（1）74LS163芯片圖（1）74LS163芯片使能清零脈沖4位二進(jìn)制輸出圖（圖（4）時(shí)位計(jì)時(shí)電路選作部分：電子鐘實(shí)現(xiàn)校時(shí)、清零和整點(diǎn)報(bào)時(shí)功能。校時(shí)電路利用與門、或門和非門的基本特性，通過分析實(shí)驗(yàn)要求得出：控制數(shù)字電子鐘分低位與時(shí)低位的使能端（ENT）輸入（將使能端的輸入分兩部分，一種是自然輸入，一種是輸入相應(yīng)電平信號(hào)手動(dòng)控制使能信號(hào)）實(shí)現(xiàn)校時(shí)。如下圖（5）、（6）所示：圖（5）分校對(duì)電路圖（5）分校對(duì)電路圖（6）時(shí)校對(duì)電路圖（6）時(shí)校對(duì)電路清零電路控制數(shù)字電子鐘各個(gè)位的清零端（CLRN）輸入（清零端的輸入分兩部分，一種為自然輸入，一種是輸入相應(yīng)電平信號(hào)手動(dòng)控制清零）實(shí)現(xiàn)清零。如下圖（7）所示（圖（7）中只展示了秒低位的清零，其他接于其后，原理相同，不做贅述）：圖（7）清零電路圖（7）清零電路整點(diǎn)報(bào)時(shí)電路控制驗(yàn)證當(dāng)數(shù)字電子鐘的輸出為59分50秒時(shí)，與一個(gè)本電路所用的源輸入脈沖信號(hào)，利用與門的特性輸出相應(yīng)的高低電平接通蜂鳴器實(shí)現(xiàn)整點(diǎn)報(bào)時(shí)。如下圖（8）所示：圖（8）整點(diǎn)報(bào)時(shí)電路圖（8）整點(diǎn)報(bào)時(shí)電路【實(shí)驗(yàn)步驟】軟件仿真：根據(jù)上述設(shè)計(jì)，使用MAX+PLUSII進(jìn)行相關(guān)原理圖的描繪、編譯和波形仿真，觀察數(shù)字電子時(shí)鐘是否邏輯有誤；硬件仿真：使用MAX+PLUSII對(duì)所設(shè)計(jì)數(shù)字電子時(shí)鐘進(jìn)行管腳分配與封裝（參照老師所給文檔，保護(hù)、數(shù)碼管選通電路、硬件連線與管腳配置等具體不再贅述），下載到實(shí)驗(yàn)板上進(jìn)行硬件仿真，觀察數(shù)碼管顯示，在實(shí)驗(yàn)板上進(jìn)行操作驗(yàn)證是否實(shí)現(xiàn)所設(shè)計(jì)功能。如不滿足實(shí)驗(yàn)要求，需反復(fù)修改設(shè)計(jì)，直到滿足。（在實(shí)驗(yàn)的過程中，由于實(shí)驗(yàn)箱連線較少，令人感到遺憾的是硬件仿真時(shí)間不夠充裕）四、實(shí)驗(yàn)結(jié)果完成必做部分：數(shù)字電子時(shí)鐘的設(shè)計(jì)，下載到實(shí)驗(yàn)板上硬件仿真實(shí)現(xiàn)預(yù)期設(shè)計(jì)。利用MAX+PLUSII進(jìn)行仿真的波形如下圖（9）—圖（13）所示：圖（９）秒低位(secl)秒高位(sech)波形正確圖（９）秒低位(secl)秒高位(sech)波形正確圖（10）分低位(minl)波形正確圖（10）分低位(minl)波形正確圖（11）分高位(minh)波形正確圖（11）分高位(minh)波形正確圖（1圖（12）時(shí)低位(hourl)波形正確圖（13）時(shí)高位(hourh)波形正確圖（13）時(shí)高位(hourh)波形正確完成選做部分：電子鐘實(shí)現(xiàn)校時(shí)、清零和整點(diǎn)報(bào)時(shí)功能電路的設(shè)計(jì)，下載到實(shí)驗(yàn)板上硬件仿真基本實(shí)現(xiàn)預(yù)期設(shè)計(jì)。（校時(shí)功能仍有優(yōu)化空間）【問題分析及處理】實(shí)驗(yàn)伊始，波形仿真時(shí)觀察到時(shí)鐘各位數(shù)字顯示不是按照0—9順序顯示的，而且有一定的跳變。經(jīng)分析是軟件設(shè)置中高低位對(duì)應(yīng)關(guān)系不正確，修改后部分位顯示正常；1問題基礎(chǔ)上，繼續(xù)分析發(fā)現(xiàn)秒到分及分到時(shí)的進(jìn)位邏輯有一定問題（例：錯(cuò)誤地認(rèn)為秒低位已間接影響到了分低位，僅采用秒高位為5時(shí)影響分低位使能）。修改后實(shí)現(xiàn)基本計(jì)時(shí)電路設(shè)計(jì)；硬件仿真時(shí)，起初整點(diǎn)報(bào)時(shí)僅有一聲長(zhǎng)鳴，于是將59分50秒的輸出與上源輸入脈沖，實(shí)現(xiàn)了自59分50秒每秒一鳴；雖已基本達(dá)到設(shè)計(jì)初衷，但本次設(shè)計(jì)仍然不盡完備，在校位等功能上仍有待完善。五、實(shí)驗(yàn)總結(jié)本次實(shí)驗(yàn)基本達(dá)到預(yù)期目標(biāo)。通過本次實(shí)驗(yàn)中綜合運(yùn)用學(xué)過的數(shù)字電子、可編程邏輯器件等基本知識(shí)，培養(yǎng)了我獨(dú)立設(shè)計(jì)比較復(fù)雜的數(shù)字邏輯的能力。同時(shí)，我熟悉并初步掌握了使用EDA（電子設(shè)計(jì)自動(dòng)化）工具設(shè)計(jì)數(shù)字邏輯的方法，包括設(shè)計(jì)輸入、編譯、軟件仿真、下載和硬件仿真等全過程。在實(shí)驗(yàn)的過程中，由于思維受限，自己遇到了一系列問題，幸得各位實(shí)驗(yàn)指導(dǎo)老師的悉心指導(dǎo)與同學(xué)們的熱心幫助，實(shí)驗(yàn)得以順利進(jìn)行。設(shè)計(jì)是一個(gè)循序漸進(jìn)的過程。電路的設(shè)計(jì)中，自己深切體會(huì)到了“欲速則不達(dá)”之理。起初，自己并未統(tǒng)籌全局，卻因部分基本模塊設(shè)計(jì)的較快而洋洋自得，卻忽視了綜合的優(yōu)化完善。一次，計(jì)時(shí)電路在編譯無誤后卻無法顯示正確的波形，認(rèn)為自己邏輯無誤的我頓時(shí)產(chǎn)生了疑惑，在仔細(xì)觀察后，我發(fā)現(xiàn)了邏輯欠缺，在秒計(jì)時(shí)電路與分計(jì)時(shí)電路的連接處僅僅注意到了本部分的使能，而忽略了銜接。找出了錯(cuò)誤，我靜下心來，先設(shè)計(jì)每一個(gè)功能模塊，用軟件仿真，調(diào)試每個(gè)功能模塊，以實(shí)現(xiàn)各種功能模塊的具體功能，再將各種功能模塊連接起來，調(diào)試總的系統(tǒng)，完成總體功能的實(shí)現(xiàn)。電路的搭建中，我亦是意識(shí)到不能急于求成。當(dāng)有了設(shè)計(jì)雛形，搭建電路便也簡(jiǎn)單，但由于自己對(duì)軟件使用的不太上手，稍不留神，便錯(cuò)接了導(dǎo)線、重疊了節(jié)點(diǎn)，在編譯時(shí)出現(xiàn)錯(cuò)誤，自己構(gòu)圖的凌亂使得發(fā)現(xiàn)不妥難時(shí)不得重新來過，這極大延緩了實(shí)驗(yàn)的進(jìn)度。在接下來的硬件仿真時(shí)，遺憾的是由于實(shí)驗(yàn)板導(dǎo)線數(shù)量有限，我只是與同學(xué)一起合作完成了硬件連線，且硬件仿真時(shí)間不夠充裕，但是可喜的是在硬件仿真時(shí)既驗(yàn)證了基本計(jì)時(shí)電路設(shè)計(jì)的正確性，同時(shí)又發(fā)現(xiàn)了一些問題，諸如輔助功能校位在實(shí)現(xiàn)時(shí)影響到了