數(shù)字邏輯與數(shù)字系統(tǒng)智慧樹知到課后章節(jié)答案2023年下武漢科技大學武漢科技大學

第一章測試

十進制數(shù)(-123)的八位制補碼是（）。

A:10000101B:01100011C:11101011D:10100101

答案:10000101

格雷碼又叫循環(huán)碼，具有多種編碼形式，格雷碼的性質(zhì)有（）

A:相鄰性B:反射性C:對稱性D:對9自補

答案:相鄰性;反射性;對稱性

數(shù)字系統(tǒng)是指能對數(shù)字信號進行輸入、存儲、加工和傳輸?shù)膶嶓w，它由實現(xiàn)各種功能的數(shù)字邏輯電路相互連接而成。（）

A:對B:錯

答案:對

數(shù)字電路只有“與”、“或”、“非”三種基本電路，電路結(jié)構(gòu)簡單，容易實現(xiàn)。（）

A:錯B:對

答案:對

以下對余3碼描述正確的有（）。

A:余3碼各位的權值分別為8,、4、2、1。B:余3碼是一種對9的自補碼C:0011是0的余3碼D:余3碼是一種無權BCD碼。

答案:余3碼是一種對9的自補碼;0011是0的余3碼;余3碼是一種無權BCD碼。

第二章測試

任何一個邏輯函數(shù)的（）表達形式一定是唯一的。

A:同或B:與C:或D:異或

答案:或

對于某個邏輯函數(shù)，下面列出的各種表達式中，（）是唯一的。

A:最小項表達式B:最簡或與式C:一般與或式D:最簡與或式

答案:最簡與或式

卡諾圖上變量的取值順序是采用（）的形式，以便能夠用幾何上的相鄰關系表示邏輯上的相鄰。

A:二進制碼B:循環(huán)碼C:十進制碼D:ASCII碼

答案:循環(huán)碼

一個具有n個變量的邏輯函數(shù)，有（）個最小項。

A:nB:2nC:2nD:3n

答案:2n

下面給出的表達式中，（）不是恒等式。

A:`AB+A`B=(`A+`B)(A+B)B:`A`B+`AB+A`B+AB=1C:AB+`A`B=1D:A+`A`B=A+B

答案:AB+`A`B=1

下面給出的表達式中，（）不是恒等式。

A:AB+`A`B=1B:A+`AB=A+BC:AB+`AC+BC=AB+`ACD:`AB+A`B=(`A+`B)(A+B)

答案:AB+`A`B=1

在下列邏輯函數(shù)表達式中，（）是最小項表達式。。

A:Y(A,B,C,D)=`A`BC+ABCDB:Y(A,B,C)=`ABC+A`BC+B`CC:Y(A,B)=A`B+`ABD:Y(A,B,C,D)=`A`B`C+AB`C+ABC+`A`BC

答案:Y(A,B)=A`B+`AB

邏輯函數(shù)的標準表達式是指（）。

A:最簡或-與式B:最簡與-或式C:最小項表達式和最大項表達式D:一般與-或式

答案:最小項表達式和最大項表達式

卡諾圖上變量的取值順序是采用循環(huán)碼的形式，以便能夠用幾何上的相鄰關系表示邏輯上的相鄰。（）

A:錯B:對

答案:對

同一個十進制數(shù)字的余3碼比它的8421碼多0011。（）

A:錯B:對

答案:對

第三章測試

對于與門和與非門多余的輸入端，使用時不允許的連接方式是（）。

A:接上拉電阻B:接地C:與其它輸入端并聯(lián)D:接VCC

答案:接地

為實現(xiàn)“線與”邏輯功能，應選用（）。

A:三態(tài)門B:集電極開路（OC）門C:與非門D:與門

答案:集電極開路（OC）門

三態(tài)門的輸出狀態(tài)有3種——高電平、低電平和高阻態(tài)。（）

A:對B:錯

答案:對

當控制端無效時，三態(tài)門的輸出（）。

A:低電平B:未知態(tài)C:高電平D:高阻狀態(tài)

答案:高阻狀態(tài)

將若干個集電極開路的與非門的輸出端并接在一起，可實現(xiàn)（）功能。

A:非B:或C:與D:或非

答案:與

第四章測試

邏輯函數(shù)，當A、C的取值為（）的時候存在競爭-冒險現(xiàn)象。

A:00B:01C:10D:11

答案:00

下面列出的選項中，（）不是消除競爭-冒險的方法。

A:修改邏輯設計B:進行時序仿真C:引入選通脈沖D:接入濾波電容

答案:進行時序仿真

下面列出的選項中，（）不能作為端口數(shù)據(jù)流向定義的關鍵字。

A:doubleB:inputC:inoutD:output

答案:double

在VerilogHDL程序中，信號的高阻狀態(tài)用（）表示。

A:‘—’B:‘Z’C:‘H’D:‘X’

答案:‘Z’

組合邏輯電路中產(chǎn)生競爭冒險的主要原因是輸入信號受到尖峰干擾。（）

A:錯B:對

答案:錯

組合邏輯電路一定不包含記憶元件，在結(jié)構(gòu)上也不存在從輸出到輸入的反饋通路。（）

A:錯B:對

答案:對

在VerilogHDL程序中，標識符是不區(qū)分大小寫的。（）

A:錯B:對

答案:錯

組合邏輯電路任意時刻的輸出僅與當前的輸入有關，而與電路前一時刻的輸出狀態(tài)無關。（）

A:對B:錯

答案:對

VerilogHDL程序中，如果有定義為reg類型的變量，則一定會綜合出時序邏輯電路。（）

A:對B:錯

答案:錯

在VerilogHDL程序中，使用元件例化語句對模塊進行描述時，如果采用端口名關聯(lián)法，端口的書寫順序不能隨意更改。（）

A:對B:錯

答案:錯

第五章測試

1、在使用七段字形譯碼器7448的過程中，滅零輸入端與滅零輸出端配合使用，可以實現(xiàn)多位數(shù)碼管的滅零功能。（

）

A:錯B:對

答案:對

4位數(shù)值比較器CD4585的3個級聯(lián)輸入端（a>b）、（a=b）、（a<b）的4種輸入組合中，（

）是非法的。

A:001B:100C:010D:111

答案:111

（

）的功能是用來將一路數(shù)據(jù)分時傳輸?shù)蕉嗦吠ǖ乐腥ァ?/p>

A:編碼器B:數(shù)據(jù)分配器C:

數(shù)據(jù)選擇器D:譯碼器

答案:數(shù)據(jù)分配器

下圖1中由74HC283四位加法器實現(xiàn)的電路中，輸入DCBA為5421碼，輸出ZYXW為（

）。

A:8421碼B:2421碼

C:余3碼

D:循環(huán)碼

答案:2421碼

設D0、D1、D2、D3是四選一數(shù)據(jù)選擇器的4個數(shù)據(jù)輸入端，那么，當通道選擇輸入端BA=01時，輸出端F=(

)。

A:D0B:D1C:

D2D:

D3

答案:D1

共陰極七段數(shù)碼管如圖1所示，若要顯示數(shù)字“5”，則譯碼器輸出a~g應為：（

）。

A:0011011

B:0100100C:1100011D:1011011

答案:1011011

優(yōu)先編碼器的編碼信號是相互排斥的，不允許多個編碼信號同時有效。（）

A:錯B:對

答案:錯

一個16選一的數(shù)據(jù)選擇器，其地址輸入（選擇控制輸入）端有（）個。

A:4B:1C:16D:2

答案:4

采用奇校驗，若傳輸?shù)?位有效數(shù)據(jù)為“0110100”，則附加的監(jiān)督碼應該是1。（）

A:對B:錯

答案:錯

用74HC85實現(xiàn)兩個4位二進制數(shù)比較時，其級聯(lián)輸入A=B必須接低電平。（）

A:錯B:對

答案:錯

第六章測試

從電路結(jié)構(gòu)上來看，時序邏輯電路中一定含有（）。

A:譯碼器B:加法器C:編碼器D:觸發(fā)器

答案:觸發(fā)器

如果構(gòu)成時序邏輯電路的所有觸發(fā)器都受同一個時鐘的控制，則該電路是（）時序邏輯電路。

A:異步B:摩爾型C:米里型D:同步

答案:同步

觸發(fā)器處于正常的穩(wěn)定狀態(tài)時，Q和的狀態(tài)應該（）。

A:都等于0B:相反C:都等于1D:相同

答案:相反

下面列出的不同電路結(jié)構(gòu)的觸發(fā)器中，（）觸發(fā)器抗干擾能力最強。

A:電平B:邊沿C:主從D:同步

答案:邊沿

采用VerilogHDL描述一個由時鐘信號CLK上升沿觸發(fā)的觸發(fā)器時，過程語句應該是：always@（）。

A:posedgeCPB:negedgeCPC:posedgeCLKD:negedgeCLK

答案:posedgeCLK

對于JK觸發(fā)器，當時鐘有效時，J、K的取值為（）時觸發(fā)器的狀態(tài)會發(fā)生翻轉(zhuǎn)。

A:1，1B:0，1C:1，0D:0，0

答案:1，1

各種邏輯功能的觸發(fā)器中，只有（）觸發(fā)器有約束條件。

A:TB:DC:RSD:JK

答案:RS

如果一個時序邏輯電路有24個有效狀態(tài)，則設計電路時最少需要（）個觸發(fā)器。

A:12B:6C:4D:5

答案:5

時鐘有效情況下，如果T觸發(fā)器的輸入端等于0，則觸發(fā)器的狀態(tài)會發(fā)生翻轉(zhuǎn)。（）

A:錯B:對

答案:錯

寫時序邏輯電路的輸出方程時，觸發(fā)器的次態(tài)一定不會出現(xiàn)在方程中。（）

A:對B:錯

答案:對

第七章測試

74LS373有3種工作方式，分別是透明方式，鎖存方式和高阻方式。（）。

A:對B:錯

答案:對

下列哪個芯片是異步計數(shù)器?（）

A:74LS192B:74LS290C:74LS161D:74LS160

答案:74LS290

常見的反饋預置數(shù)法包括（）。

A:預置為0方式B:預置為最小數(shù)方式C:預置為最大數(shù)方式D:預置為中間數(shù)方式

答案:預置為0方式;預置為最小數(shù)方式;預置為最大數(shù)方式;預置為中間數(shù)方式

采用74LS163設計100進制計數(shù)器，至少需要（）片級聯(lián)。

A:5B:3C:4D:2

答案:2

采用n個D觸發(fā)器設計扭環(huán)形計數(shù)器時，可以實現(xiàn)（）進制環(huán)形計數(shù)器。

A:2nB:2nC:n2D:n

答案:n

順序脈沖發(fā)生器能夠按照一定的時間次序發(fā)出控制脈沖，也稱為節(jié)拍脈沖發(fā)生器。（）

A:錯B:對

答案:對

如下圖所示，采用74LS161芯片，電路實現(xiàn)的是（

）進制計數(shù)器。

A:5B:10C:8D:12

答案:1