電子電路技術(shù)年月真題

06169EDA20184

1、【單選題】專用集成電路ASIC可分為全定制ASIC和

門陣列ASIC

半定制ASIC

A:

可編程ASIC

B:

FPGA

C:

答D:案：B

解析：專用集成電路ASIC可分為全定制ASIC和半定制ASIC。

2、【單選題】現(xiàn)代數(shù)字系統(tǒng)的設(shè)計流程是:設(shè)計準(zhǔn)備、設(shè)計輸入、設(shè)計處理、設(shè)計校驗和

方案論證

邏輯優(yōu)化

A:

功能仿真

B:

器件編程

C:

答D:案：D

解析：現(xiàn)代電子系統(tǒng)的設(shè)計流程:①設(shè)計準(zhǔn)備;②設(shè)計輸入;③設(shè)計處理;④設(shè)計校驗;⑤器

件編程。

3、【單選題】在設(shè)計輸入編輯器中,常采用的設(shè)計輸入方式有:原理圖輸入、IP模塊使用、

狀態(tài)機(jī)輸入和

門電路構(gòu)建

組合邏輯電路輸入法

A:

程序設(shè)計法

B:

模塊組合輸入

C:

答D:案：C

解析：在設(shè)計輸入編輯器中,常采用的設(shè)計輸入方式有:原理圖輸入、IP模塊使用、狀態(tài)機(jī)

輸入和程序設(shè)計法。

4、【單選題】Xilinx公司提供的FPGA集成開發(fā)軟件是

FPGAAdvantage

QuartusⅡ

A:

B:

SynplifyPro

ISEFoundation

C:

答D:案：D

解析：Xilinx公司提供的FPGA集成開發(fā)軟件是ISEFoundation。

5、【單選題】在VerilogHDL中表示結(jié)構(gòu)化元件之間物理連線信號的數(shù)據(jù)類型是

wire型

reg型

A:

memory型

B:

supply型

C:

答D:案：A

解析：Verilog主要有兩類數(shù)據(jù)類型:wire(線網(wǎng)):線網(wǎng)類型主要表示VerilogHDL中結(jié)

構(gòu)化元件之間的物理連線,其數(shù)值由驅(qū)動元件決定。

6、【單選題】以可綜合的寄存器傳輸級描述或通用庫元件的網(wǎng)表形式提供的可重用的IP模

塊是

硬核

DSP核

A:

軟核

B:

嵌入式核

C:

答D:案：C

解析：軟核是以可綜合的寄存器傳輸級(RTL)描述或通用庫元件的網(wǎng)表形式提供的可重用

的IP模塊。

7、【單選題】ISEFoundation集成環(huán)境中,給用戶提供大量成熟、高效的IPCore的工具是

CoreGenerator

HDLEditor

A:

XST

B:

XPower

C:

答D:案：A

解析：IPCore生成器（CoreGenerator）是XilinxFPGA設(shè)計中的一個重要設(shè)計工具，

提供了大量成熟的、高效的IPCore為用戶所用，涵蓋了汽車工業(yè)、基本單元、通信和網(wǎng)

絡(luò)、數(shù)字信號處理、FPGA特點(diǎn)和設(shè)計、數(shù)學(xué)函數(shù)、記憶和存儲單元、標(biāo)準(zhǔn)總線接口等8大

類，從簡單的基本設(shè)計模塊到復(fù)雜的處理器一應(yīng)俱全。配合Xilinx網(wǎng)站的IP中心使用，

能夠大幅度減輕設(shè)計人員的工作量，提高設(shè)計可靠性。

8、【單選題】在單獨(dú)使用Modelsim時,哪種方式的仿真步驟是:首先建立仿真庫、編譯源代

碼,然后啟動仿真器、執(zhí)行仿真?

功能方式

基本方式

A:

編譯方式

B:

工程方式

C:

答D:案：B

解析：基本方式的仿真步驟:首先建立仿真庫,編譯源代碼,然后啟動仿真器,執(zhí)行仿真。

9、【單選題】“在Modelsim仿真器中編譯仿真庫的操作步驟是:啟動Modelsim仿真工具、

創(chuàng)建仿真庫、編譯仿真庫”。以上步驟描述缺少的環(huán)節(jié)是

修改存放仿真庫的路徑

輸入仿真庫的名字

A:

修改modelsim.ini文件屬性

B:

啟動ISEFoundation

C:

答D:案：C

10、【單選題】FPGA/CPLD根據(jù)可編程邏輯器件的集成度分類是屬于

低密度PLD

小密度PLD

A:

中密度PLD

B:

高密度PLD

C:

答D:案：D

解析：低密度可編程邏輯器件LPLD可分為：PROM、PLA、PAL、GAL；高密度可編程邏輯器

件HPLD可分為：EPLD、CPLD、FPGA。

11、【單選題】FPGA的組成部分包括可編程邏輯塊可編程、存放編程數(shù)據(jù)的靜態(tài)存儲器和

布線通道的互連資源

輸出邏輯宏單元

A:

乘積結(jié)構(gòu)

B:

功能模塊FB

C:

答D:案：A

解析：FPGA的組成部分包括可編程邏輯塊可編程、存放編程數(shù)據(jù)的靜態(tài)存儲器和布線通道

的互連資源。

12、【單選題】Xilinx公司推出的EDK是

包含所有用于設(shè)計嵌入式編程系統(tǒng)的集成開發(fā)解決方案

片內(nèi)邏輯分析工具,它能通過JTAG口，將FPGA內(nèi)部信號實時讀出,傳入計算機(jī)進(jìn)行分析

A:

實現(xiàn)FPGA/CPLD的配置和通信工具

B:

用于編輯與I/O引腳和面積約束相關(guān)的用戶約束文件的工具

C:

答D:案：A

解析：EDK是Xilinx公司推出的FPGA嵌入式開發(fā)工具,包括嵌入式硬件平臺開發(fā)工具

(PlatformStudio)、嵌入式軟件開發(fā)工具(PlatformStudioSDK）、嵌入式IBMPowerPC

硬件處理器核、XilinxMicroBlaze軟處理器核、開發(fā)所需的技術(shù)文檔和IP，為設(shè)計嵌入

式可編程系統(tǒng)提供了全面的解決方案。

13、【單選題】嵌入式系統(tǒng)的構(gòu)架可以分為:處理器、存儲器、輸入輸出接口和

總線

軟件

A:

電源

B:

編譯器

C:

答D:案：B

解析：嵌入式系統(tǒng)的構(gòu)架可以分為4個部分:分別是(處理器)、存儲器、輸入/輸出和軟

件,一般軟件亦分為操作系統(tǒng)相關(guān)和(應(yīng)用軟件)兩個主要部分。

14、【單選題】下面關(guān)于JTAG的說法,錯誤的是

JTAG在器件內(nèi)部定義了一個測試訪問端口,通過專用的JTAG測試工具對內(nèi)部節(jié)點(diǎn)進(jìn)行測

試、調(diào)試

A:

JTAG接口由四個必需的信號和一個可選信號構(gòu)成

JTAG提供了一個串行掃描路徑,能捕獲器件核心邏輯的內(nèi)容

B:

JTAG邊界掃描測試中需要物理探針的連接協(xié)助,所捕獲的數(shù)據(jù)將并行輸出到芯片外部

C:

答D:案：D

15、【單選題】Synplify是Synplicity公司提供的針對FPGA和CPLD實現(xiàn)的

系統(tǒng)仿真工具

邏輯綜合工具

A:

布局布線工具

B:

C:

優(yōu)化工具

答D:案：B

解析：Synplify是Synplicity公司提供的針對FPGA和CPLD實現(xiàn)的邏輯綜合工具該軟

件提供的synbolicFSMcompiler是用來專門支持有效狀態(tài)機(jī)優(yōu)化的內(nèi)嵌工具。

16、【判斷題】適配器利用綜合器產(chǎn)生的網(wǎng)表文件,模塊的綜合模型以及用戶設(shè)置的約束條

件共同完成適配過程,最后輸出的是符合各廠商定義的下載文件,用于下載到相應(yīng)FPGA/CPLD

器件中以最終實現(xiàn)設(shè)計。

正確

錯誤

A:

答B(yǎng):案：A

17、【判斷題】ISEFoundation支持多種形式的設(shè)計輸入文檔,支持混合編譯。

正確

錯誤

A:

答B(yǎng):案：A

18、【判斷題】在芯片設(shè)計初期,大部分模塊可能都是硬IPCore,當(dāng)芯片完成設(shè)計、驗證、

投片測試直至大規(guī)模生成時,軟IPCore會越來越多。

正確

錯誤

A:

答B(yǎng):案：B

解析：錯。交換“硬IPCore和“軟IPCore”的位置

19、【判斷題】功能仿真的仿真波形中,輸出信號的變化有延時,它是在EDA工具布局布線后,

取得芯片的門延時、線延時信息后,并綜合考慮系統(tǒng)各功能,對芯片真實工作情況的一種仿

真。

正確

錯誤

A:

答B(yǎng):案：B

解析：錯。將“功能仿真”改為“時序仿真”

20、【問答題】簡述“自頂向下”設(shè)計方法和傳統(tǒng)設(shè)計方法的不同之處。

答案：答：傳統(tǒng)的設(shè)計方法都是自底向上的,即首先確定可用的元器件,然后根據(jù)這些器件

進(jìn)行邏輯設(shè)計,完成各模塊后進(jìn)行連接,并形成系統(tǒng),最后經(jīng)調(diào)試、測量看整個系統(tǒng)是否達(dá)

到規(guī)定的性能指標(biāo)。這種設(shè)計方法常常受到設(shè)計者的經(jīng)驗及市場器件情況等因素的限制,

且沒有明顯的規(guī)律可循。另外,系統(tǒng)測試在系統(tǒng)硬件完成后進(jìn)行,如果發(fā)現(xiàn)系統(tǒng)設(shè)計需要修

改,則需要重新制作電路板,重新購買器件,重新調(diào)試與修改設(shè)計整個修改過程需要花費(fèi)大

量的時間與經(jīng)費(fèi)。再者,傳統(tǒng)的電路設(shè)計方式是原理圖設(shè)計方式,而原理圖設(shè)計的電路對于

復(fù)雜系統(tǒng)的設(shè)計、閱讀、交流、修改、更新和保存都十分困難,不利于復(fù)雜系統(tǒng)的任務(wù)分

解與綜合?；贓DA技術(shù)的所謂“自頂向下”的設(shè)計方法主要采用并行工程和“自頂向

下”的設(shè)計方法,使開發(fā)者從一開始就要考慮到產(chǎn)品生成周期的諸多方面,包括質(zhì)量、成

本、開發(fā)時間及用戶的需求等。該設(shè)計方法首先從系統(tǒng)設(shè)計入手,在頂層進(jìn)行功能劃分

和結(jié)構(gòu)設(shè)計,由于采用高級語言描述,因此能在系統(tǒng)級采用仿真手段驗證設(shè)計的正確性,然

后再逐級設(shè)計底層的結(jié)構(gòu),用VHDL、VerilogHDL等硬件描述語言對高層次的系統(tǒng)行為進(jìn)行

電路描述,最后再用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表，其對應(yīng)的物理實

現(xiàn)級可以是印刷電路板或?qū)Ｓ眉呻娐?。“自頂向下”設(shè)計方法的特點(diǎn)表現(xiàn)在以下幾個方

面:(1)基于可編程邏輯器件PLD和EDA開發(fā)工具支撐。(2)采用系統(tǒng)級、電路級和門

級的逐級仿真技術(shù),以便及早發(fā)現(xiàn)問題,進(jìn)而修改設(shè)計方案。(3)現(xiàn)代的電子應(yīng)用系統(tǒng)正

向模塊化發(fā)展,或者說向軟、硬核組合的方向發(fā)展。對于以往成功的設(shè)計成果稍作修改、

組合就能投入再利用,從而產(chǎn)生全新的或派生的設(shè)計模塊。(4)由于采用的是結(jié)構(gòu)化開發(fā)

手段,所以可實現(xiàn)多人多任務(wù)的并行工作方式,使復(fù)雜系統(tǒng)的設(shè)計規(guī)模和效率大幅度提高。

(5)在選擇器件的類型、規(guī)模、硬件結(jié)構(gòu)等方面具有更大的自由度。

21、【問答題】為什么使用IPCore成為目前現(xiàn)代數(shù)字系統(tǒng)設(shè)計的發(fā)展趨勢?

答案：答：隨著集成度的不斷提高,IC行業(yè)的產(chǎn)品更新?lián)Q代的周期越來越短,使用IPCore

能更快地完成大規(guī)模電路的設(shè)計;利用IPCore可使設(shè)計師不必了解設(shè)計芯片所需要的所有

技術(shù),從而降低了芯片設(shè)計的技術(shù)難度;調(diào)用IPCore能避免重復(fù)勞動大大減輕了工程師的

負(fù)擔(dān)；復(fù)制IPCore是不需要花費(fèi)任何代價的。因此,使用IPCore稱為目前現(xiàn)代數(shù)字系統(tǒng)

設(shè)計的發(fā)展趨勢。

22、【問答題】為什么在現(xiàn)代數(shù)字系統(tǒng)設(shè)計中要進(jìn)行系統(tǒng)仿真?

答案：答：在整個設(shè)計流程中仿真的地位十分重要,行為模型的表達(dá)、電子系統(tǒng)的建模、

邏輯電路的驗證及門級系統(tǒng)的測試等,都離不開仿真。完成設(shè)計輸入并成功進(jìn)行編譯僅能

說明設(shè)計符合一定的語法規(guī)范,并不能說明設(shè)計功能的正確性,因為在芯片內(nèi)部存在著傳輸

延時,工作時并不一定嚴(yán)格按照程序運(yùn)行此外,在高頻的情況下,對時鐘的建立時間和保持

時間等都有嚴(yán)格的要求,所以實際運(yùn)行的結(jié)果與程序往往不相符或毛刺過多,只有通過仿真

才能了解程序在芯片內(nèi)部的工作情況,然后根據(jù)情況和需要進(jìn)行修改和優(yōu)化,以便于在成品

前發(fā)現(xiàn)問題,進(jìn)而解決問題,完善設(shè)計。所以,在現(xiàn)代數(shù)字系統(tǒng)設(shè)計中需要進(jìn)行系統(tǒng)仿真。

23、【問答題】簡述FPGA和CPLD在邏輯單元結(jié)構(gòu)方面的特點(diǎn)及其在應(yīng)用方面的差異。

答案：答：CPLD中的邏輯單元采用PAL結(jié)構(gòu),由于這樣的單元功能強(qiáng)大,一般的邏輯在單元

內(nèi)均可實現(xiàn),故互連關(guān)系簡單,一般通過集總總線即可實現(xiàn),與FPGA同樣集成規(guī)模的芯片相

比內(nèi)部觸發(fā)器的數(shù)量較少。邏輯單元功能強(qiáng)大的CPLD還具有很寬的輸入結(jié)構(gòu),適用于實現(xiàn)

高級的有限狀態(tài)機(jī),如控制器等,這種系統(tǒng)邏輯復(fù)雜,輸入變量多,但對觸發(fā)器的需求量相對

較少。FPGA邏輯單元采用查找表結(jié)構(gòu),每單元只有一個或兩個觸發(fā)器,這樣的工藝結(jié)構(gòu)占

用芯片面積小、速度高,每塊芯片上能集成的單元數(shù)多,但邏輯單元的功能較弱。要實現(xiàn)一

個較復(fù)雜的邏輯功能,需要幾個這樣的單元組合才能完成小單元的FPGA較適合數(shù)據(jù)型系統(tǒng),

這種系統(tǒng)所需的觸發(fā)器數(shù)量多,但邏輯相對簡單。

24、【問答題】分析下面的VerilogHDL程序,回答問題并將答案按序號填寫在答題卡相應(yīng)

位置。

(1)完成程序填空。(2)輸

入信號值如題27表所示,寫出通過功能仿真后輸出信號相應(yīng)的值,完成填表。

答案：(1)①data_in1②data_temp(2)①2’b00②2’b01

25、【問答題】分析下面VerilogHDL程序,完成程序填空,將答案按序號填寫在答題卡相

應(yīng)位置,并畫出test2