CMOS組合邏輯門的設(shè)計(jì).12.2有比邏輯概念有比邏輯試圖減少實(shí)現(xiàn)一個(gè)給定邏輯功能所需要的晶體管數(shù)目，但它經(jīng)常以降低穩(wěn)定性和付出額外功耗為代價(jià)由一個(gè)實(shí)現(xiàn)邏輯功能的NMOS下拉網(wǎng)絡(luò)和一個(gè)簡(jiǎn)單的負(fù)載器件組成In1In2PDNIn3FVDD負(fù)載In1In2PDNIn3FVDDPMOS負(fù)載A.一般情況B.偽NMOS有比邏輯CMOS組合邏輯門的設(shè)計(jì).2有比邏輯(電阻負(fù)載）CMOS組合邏輯門的設(shè)計(jì).4由于輸出端的電壓擺幅及門的總體功能取決于NMOS和PMOS的尺寸比，所以此電路稱為有比電路計(jì)算偽NMOSdc傳輸特性Vin=VDD，通過(guò)驅(qū)動(dòng)器和

負(fù)載器件的電流相等NMOS器件處于線性工作區(qū)，

PMOS負(fù)載處于飽和狀態(tài)概念VDDFCL面積和負(fù)載靜態(tài)功耗CMOS組合邏輯門的設(shè)計(jì).5例6.7偽NMOS反相器考慮一個(gè)簡(jiǎn)單的偽NMOS反相器，NMOS的尺寸為0.5m/0.25m。我們研究縮小PMOS器件尺寸的效果，以說(shuō)明其對(duì)各種參數(shù)的影響。一個(gè)較大的上拉器件不僅提高了性能，同時(shí)也由于增加了VOL而使靜態(tài)功耗增加和噪聲容限減小0.00.51.01.52.02.50.00.51.01.52.02.53.0Vin[V]Vout

[V]W/Lp=4W/Lp=2W/Lp=1W/Lp=0.25W/Lp=0.5偽nMOS/pMOS邏輯（1）偽nMOS邏輯的基本電路1.p管作負(fù)載，其柵極接地2.n個(gè)輸入端的偽nMOS電路有n+1個(gè)管子3.的比例影響傳輸特性的形狀及反相器的值4.當(dāng)驅(qū)動(dòng)管導(dǎo)通時(shí)，總有一恒定的DC電流（靜態(tài)功耗）5.當(dāng)驅(qū)動(dòng)管和負(fù)載管均不導(dǎo)通時(shí)，輸出電壓取決于管子的次開(kāi)啟特性6.噪聲容限比差很多。7.基本方程8.應(yīng)用場(chǎng)合：適用于對(duì)面積要求嚴(yán)格，而性能要求不高的情況。CMOS組合邏輯門的設(shè)計(jì).6偽nMOS/pMOS邏輯2）偽NMOS的設(shè)計(jì)：驅(qū)動(dòng)管與負(fù)載管的尺寸應(yīng)有一合適的比率1.為減少靜態(tài)功耗，驅(qū)動(dòng)電流IL應(yīng)當(dāng)小2.為了得到合理的NML

，VOL=IL（RPDN)應(yīng)當(dāng)?shù)?.為了減少,IL應(yīng)當(dāng)大4.為了減少，RPDN

應(yīng)當(dāng)小條件1與3是矛盾的，可見(jiàn)：實(shí)現(xiàn)一個(gè)較快的門意味著較多的靜態(tài)功耗及較小的噪聲余量。CMOS組合邏輯門的設(shè)計(jì).7CMOS組合邏輯門的設(shè)計(jì).8思考題6.5偽NMOS中NOR門和NAND門的對(duì)比若在NOR或NAND邏輯之間做出選擇，在偽NMOS中你傾向于用哪一種來(lái)實(shí)現(xiàn)。VDDFCLCLKCLKIn1In2In3In4Out如何建立一個(gè)更好的負(fù)載器件改善負(fù)載（1）：采用可變負(fù)載CMOS組合邏輯門的設(shè)計(jì).9CMOS組合邏輯門的設(shè)計(jì).10如何建立一個(gè)更好的負(fù)載器件改善負(fù)載（2）：差分串聯(lián)電壓開(kāi)關(guān)邏輯(DCVSL)差分邏輯：每一個(gè)輸入輸出都具有互補(bǔ)的形式正反饋機(jī)制：在不需要負(fù)載器件時(shí)將其關(guān)斷In1In2PDN1OutIn1In2PDN2Out100onoffoff

onon

off

on

off1CMOS組合邏輯門的設(shè)計(jì).11例6.8DCVSL瞬態(tài)響應(yīng)下圖是DCVSL的一個(gè)AND/NAND門瞬態(tài)響應(yīng)的例子00.20.40.60.81.0-0.50.51.52.5Time[ns]Voltage[v]ABABA,BA,BOut=ABOut=ABBAABM1M2M3M4特點(diǎn)靜態(tài)邏輯：互補(bǔ)NMOS下拉管，交叉連接PMOS上拉管負(fù)載：僅一個(gè)PMOS管，具有偽NMOS優(yōu)點(diǎn)差分型：同時(shí)要求正反輸入，面積大，但在要求互補(bǔ)輸出或兩個(gè)下拉網(wǎng)絡(luò)能共享時(shí)比較有利比通常的CMOS邏輯慢（因Latch反饋?zhàn)饔糜袦蟋F(xiàn)象，但在特定情況下很快，例如存儲(chǔ)器糾錯(cuò)邏輯的XOR門）無(wú)靜態(tài)功耗，但有較大的翻轉(zhuǎn)過(guò)渡（Cross-over）電流CMOS組合邏輯門的設(shè)計(jì).12CMOS組合邏輯門的設(shè)計(jì).13OutOutBAABDCVSL的例子（共享邏輯）BBCMOS組合邏輯門的設(shè)計(jì).14設(shè)計(jì)考慮：?jiǎn)味碎T與差分門

差分門vs.單端門優(yōu)點(diǎn)：使所需要的門的數(shù)目減少一半避免了由于增加反相器引起的時(shí)差問(wèn)題缺點(diǎn)：使需要布置的導(dǎo)線數(shù)量加倍動(dòng)態(tài)功耗較高CMOS組合邏輯門的設(shè)計(jì).152.3傳輸管邏輯傳輸管基本概念通過(guò)允許原始輸入驅(qū)動(dòng)?xùn)哦撕驮?漏端來(lái)減少實(shí)現(xiàn)邏輯所需要的晶體管數(shù)目傳輸管實(shí)現(xiàn)的AND門屬于靜態(tài)門：在所有情況下，電源和地之間都存在一條低阻抗的通路

N個(gè)晶體管代替2N個(gè)(減少了器件的數(shù)目)

沒(méi)有靜態(tài)功耗無(wú)比電路雙向(vs.單向)ABF0A0BFNMOS傳輸門傳輸高電平特性源端(G)(D)(s)Hints:VD=VG,器件始終處于飽和區(qū),直到截止（類似于飽和負(fù)載的特性）Vin=VDD,Vc=VDDN管導(dǎo)通，對(duì)輸出端的負(fù)載電容充電，輸出上升為高電平；VDS=Vin-VoutVGS=VDD-VoutVin-Vout>VDD-Vout-VT因此，NMOS管處于飽和狀態(tài)；負(fù)載電容充電電流：IDN=KN(VDD-VTN-Vout)2負(fù)載電容充電電流：IDN=KN(VDD-VTN-Vout)2當(dāng)Vout=VDD-VTN時(shí)，NMOS管截止；傳輸高電平存在閾值損失；減小N管的閾值電壓，提高控制信號(hào)電壓，可以減少閾值損失；NMOS傳輸門傳輸?shù)碗娖教匦月┒?G)(s)(D)當(dāng)Vin>VDD-VT時(shí)：Vin-Vout>VDD-Vout-VT,滿足VDS>VGS-VT，即Vin>VDD-VT時(shí)NMOS管處于飽和狀態(tài)，VDS=Vout-Vin=0時(shí)，電流為0，低電平無(wú)損失的傳送到輸出端。當(dāng)Vin<VDD-VT時(shí),NMOS管處于線性狀態(tài)，負(fù)載電容放電電流：IDN=KN[(VG-VT-VS)2

-(VG-VT-VD)2]NMOS傳輸門傳輸?shù)碗娖教匦月┒?G)(s)(D)Hints:器件先處于飽和區(qū)，后處于線性區(qū)（類似于CMOS反相器中的NMOS管）VDS=Vout-Vin=0時(shí)，電流為0，低電平無(wú)損失的傳送到輸出端。PMOS傳輸門傳輸特性漏端(G)(s)(D)傳輸高電平情況傳輸?shù)碗娖角闆r器件先處于飽和區(qū)，后處于線性區(qū)器件始終處于飽和區(qū),直到截止當(dāng)Vout=-VTP，停止對(duì)輸出負(fù)載電容放電；CMOS組合邏輯門的設(shè)計(jì).22例6.9傳輸管電路的電壓擺幅下圖的瞬態(tài)響應(yīng)表示一個(gè)NMOS正在充電一個(gè)電容

體效應(yīng)–x處存在很大的VSB–當(dāng)拉高的時(shí)候(B接GND，S充電接近VDD)器件受體效應(yīng)的影響，情況更糟In=0

VDDVDDxOut0.5/0.250.5/0.251.5/0.25DS

B00.511.520.01.02.03.0xOutInVoltage(V)Time(ns)當(dāng)輸出接近VDD-VTn時(shí)由于柵至源電壓很低則充電電流顯著減少CMOS組合邏輯門的設(shè)計(jì).23傳輸管門不應(yīng)當(dāng)象左圖這么串聯(lián)右圖的邏輯避免了靜態(tài)功耗，減小了噪聲容限B=VDDOutM1yM2y=VDD-VTn1-VTn2xM1B=VDDOutyM2y=VDD-VTn1C=VDDA=VDDC=VDDA=VDDx=VDD-VTn1GSGS串聯(lián)NMOS的PTCMOS組合邏輯門的設(shè)計(jì).24例6.10傳輸管AND門的VTC傳輸管邏輯的VTC也與數(shù)據(jù)有關(guān)純傳輸管門是不能使信號(hào)再生的–在經(jīng)過(guò)許多連續(xù)的級(jí)后可以看到信號(hào)逐漸減弱。(這可以通過(guò)間或插入一個(gè)CMOS反相器來(lái)彌補(bǔ))A0B0.5/0.250.5/0.250.5/0.251.5/0.25B=VDD,A=0

VDDA=VDD,B=0

VDDA=B=0

VDDVout,VVin,V僅NMOS的傳輸管A=2.5VBC=2.5

VCLA=2.5VC=2.5VBM2M1Mn缺點(diǎn)：當(dāng)傳輸管輸出高電平，因?yàn)闇p少的電平可能不足以關(guān)斷后續(xù)CMOS反相器的PMOS管，從而使反相器產(chǎn)生靜態(tài)功耗CMOS組合邏輯門的設(shè)計(jì).25CMOS組合邏輯門的設(shè)計(jì).26差分傳輸管邏輯(CPLorDPL)ABPTNetworkInversePTNetworkFFABBAND/NANDABBOR/NORABXOR/XNORAAB基本原理：接受真輸入及其互補(bǔ)輸入并產(chǎn)生真輸出及其互補(bǔ)輸出(B)傳輸電路舉例圖6.37差分傳輸管邏輯CMOS組合邏輯門的設(shè)計(jì).27CPL的特點(diǎn)由于電路是差分方式，所以總是存在互補(bǔ)的數(shù)據(jù)輸入和輸出差分方式的優(yōu)點(diǎn)就是某些復(fù)雜的門(如XOR和加法器)可以有效地用少量的晶體管來(lái)實(shí)現(xiàn)由于每個(gè)信號(hào)的兩種極性都存在，不需要額外的反相器靜態(tài)門類型，因?yàn)槎x為輸出的節(jié)點(diǎn)總是通過(guò)一個(gè)低阻路徑連到VDD和GND設(shè)計(jì)具有模塊化的特點(diǎn)。所有的門都采用完全相同的拓?fù)浣Y(jié)構(gòu)，只是輸入的排列不同而已由于CPL可以構(gòu)成一個(gè)簡(jiǎn)單的XOR以及它能很容易地實(shí)現(xiàn)多路開(kāi)關(guān)，因此它對(duì)于實(shí)現(xiàn)如加法器和乘法器這樣的結(jié)構(gòu)很有吸引力。設(shè)計(jì)者不要忽略互補(bǔ)信號(hào)所需的隱含的布線開(kāi)銷CMOS組合邏輯門的設(shè)計(jì).28例6.11CPL中的四輸入NANDABBCDDYXXCMOS組合邏輯門的設(shè)計(jì).29穩(wěn)定有效的傳輸管設(shè)計(jì)方法1：電平恢復(fù)節(jié)點(diǎn)x可上拉到VDD(由于電平恢復(fù))，這就消除了反相器中的任何靜態(tài)功耗在電平恢復(fù)器和傳輸管中沒(méi)有靜態(tài)電流路徑存在，因?yàn)榛謴?fù)器只有在A為高電平時(shí)才有效為使這個(gè)電路正確工作，必須仔細(xì)確定晶體管的尺寸(有比)LevelRestorerM1M2A=0MnMrxBOut＝1off=

0A=1Out＝0on1CMOS組合邏輯門的設(shè)計(jì).30例6.12確定電平恢復(fù)器的尺寸電平恢復(fù)器對(duì)器件切換速度和功耗的影響：增加tr

，就增加了內(nèi)部節(jié)點(diǎn)x上的電容，從而減慢了這個(gè)門的速度；(但是減少tf)01002003004005000.01.02.0

W/Lr=1.0/0.25

W/Lr=1.25/0.25

W/Lr=1.50/0.25

W/Lr=1.75/0.253.0Voltage(V)Time(ps)節(jié)點(diǎn)x不能降低到反相器的開(kāi)關(guān)閾值以下，因此不能使輸出切換CMOS組合邏輯門的設(shè)計(jì).31穩(wěn)定有效的傳輸管設(shè)計(jì)方法2：多種閾值晶體管工藝上解決：使用零閾值器件的NMOS傳輸管可以消除大部分閾值損失(體效應(yīng)仍然會(huì)阻止全擺幅達(dá)到VDD)對(duì)功耗有負(fù)面影響，這是由于即使VGS低于VT

，也仍然會(huì)有亞閾值電流流過(guò)傳輸管OutIn2=0VIn1=2.5VA

=2.5VB

=0VlowVTtransistorssneakpathonoffbutleakingCMOS組合邏輯門的設(shè)計(jì).32穩(wěn)定有效的傳輸管設(shè)計(jì)方法3：傳輸門邏輯最廣泛使用的方法由柵信號(hào)C控制的全擺幅雙向開(kāi)關(guān)。當(dāng)C=1時(shí)，A=B雖然傳輸門需要2個(gè)晶體管和較多的控制信號(hào)，但它能得到從電源軌線至軌線電壓的擺幅ABCABCBC=VDDA=VDDBC=VDDA=GNDCMOS組合邏輯門的設(shè)計(jì).33穩(wěn)定有效的傳輸管設(shè)計(jì)舉例：傳輸門多路開(kāi)關(guān)SSABFVDDM2M1GNDVDDABSSSS34傳輸門實(shí)現(xiàn)XOR電路ABFBABBM1M2M3/M4只需6個(gè)晶體管工作原理：B＝1時(shí)，M1、M2作用如同一個(gè)反相器，而M3、M4關(guān)斷，因此F＝ABB＝0時(shí)，M1、M2不起作用，而M3、M4通，因此F＝AB傳輸門如何實(shí)現(xiàn)同或電路？35傳輸門實(shí)現(xiàn)XOR電路傳輸門如何實(shí)現(xiàn)同或電路？36傳輸門實(shí)現(xiàn)的邏輯CMOS組合邏輯門的設(shè)計(jì).37傳輸管和傳輸門邏輯的性能RpRn2.5V0V2.5VVoutW/Ln=0.50/0.25W/Lp=0.50/0.25圖6.48在由低至高翻轉(zhuǎn)時(shí)模擬得到的傳輸門等效電阻0.01.02.00102030RnRpRn||Rp

Resistance,k

Vout,V思考題6.7放電期間的等效電阻模擬一個(gè)傳輸門在由高至低翻轉(zhuǎn)時(shí)的等效電阻CMOS組合邏輯門的設(shè)計(jì).38N個(gè)傳輸門串聯(lián)網(wǎng)絡(luò)的延時(shí)：這意味著傳播延時(shí)正比于n2，因此隨著鏈中開(kāi)關(guān)數(shù)目的增加而迅速增加V1Vi-1C2.52.500ViCC2.50Vn-1VnCC2.50InCCCInReqCCA.傳輸門鏈B.等效的RC網(wǎng)絡(luò)Vi+1VnVn-1Vi+1V1Vi-1ViReqReqReqCMOS組合邏輯門的設(shè)計(jì).39例6.13傳輸門鏈的延時(shí)很明顯使用長(zhǎng)傳輸管鏈會(huì)使延時(shí)大大增加解決長(zhǎng)延時(shí)問(wèn)題最常用的辦法是每隔m個(gè)傳輸門開(kāi)關(guān)切斷串聯(lián)鏈并插入一個(gè)緩沖器所得到的延時(shí)與開(kāi)關(guān)數(shù)目n成線性關(guān)系最優(yōu)數(shù)目顯然每段開(kāi)關(guān)的數(shù)目隨tbuf值的增加而增加典型值等于3或4傳輸管與傳輸門邏輯小結(jié)（1）傳輸管的優(yōu)點(diǎn)：寄生電容小，速度快，屬無(wú)比邏輯（一階近似時(shí)延時(shí)與尺寸無(wú)關(guān)）缺點(diǎn)：閾值損失，噪聲容限差，會(huì)引起下一級(jí)靜態(tài)功耗，MOS管的導(dǎo)通電阻隨電壓變化而變化（2）全傳輸門優(yōu)點(diǎn)：無(wú)閾值損失，MOS開(kāi)關(guān)的導(dǎo)通電阻基本為常數(shù)缺點(diǎn)：必須提供正反控制信號(hào)，版圖設(shè)計(jì)效率低，電容大（3）設(shè)計(jì)傳輸管、傳輸門網(wǎng)絡(luò)時(shí)，應(yīng)使所有情形下遵守“低阻抗”的原則（4）當(dāng)N個(gè)傳輸管（門）串連時(shí)，按RC網(wǎng)絡(luò)計(jì)算延時(shí)。必要時(shí)需要插入緩沖器，優(yōu)化級(jí)數(shù)。逐級(jí)確定尺寸。優(yōu)化時(shí)需要考慮整個(gè)鏈延時(shí)的優(yōu)化（5）電平恢復(fù)電路（是克服NMOS傳輸管閾值損失的一種方法）1.無(wú)靜態(tài)功耗，但考慮過(guò)渡情形時(shí)，需要仔細(xì)確定尺寸2.增加了內(nèi)部節(jié)點(diǎn)電容，關(guān)斷時(shí)出現(xiàn)信號(hào)競(jìng)爭(zhēng)，降低了門的速度3.PMOS的導(dǎo)通加速了上拉，因而減少了輸出（反相器）的下降時(shí)間CMOS組合邏輯門的設(shè)計(jì).40CMOS組合邏輯門的設(shè)計(jì).413動(dòng)態(tài)CMOS設(shè)計(jì)動(dòng)態(tài)邏輯，既能減少晶體管的數(shù)目，又能避免靜態(tài)功耗通過(guò)增加一個(gè)時(shí)鐘輸入，它可以相繼完成預(yù)充電和條件求值兩個(gè)階段6.3.1動(dòng)態(tài)邏輯：基本原理2個(gè)主要階段：預(yù)充電(CLK=0)；求值(CLK=1)In1In2PDNIn3MeMpCLKCLKOutCLVDDOutCLKCLKABCMpMeonoff1offonVDD動(dòng)態(tài)門一旦輸出放電就不可能再充電,直到進(jìn)行下一次預(yù)充電門的輸入在求值期間最多只能有一次變化在求值期間若PDN關(guān)斷，狀態(tài)儲(chǔ)存在電容CL，則輸出有可能處于高阻抗?fàn)顟B(tài)。而靜態(tài)門在輸出時(shí)總會(huì)和其中一條電源線之間存在低阻抗通路邏輯功能由NMOS下拉網(wǎng)絡(luò)實(shí)現(xiàn)，構(gòu)成PDN的過(guò)程與靜態(tài)CMOS一樣晶體管數(shù)目為N+2(明顯少于靜態(tài)互補(bǔ)CMOS的2N)CMOS組合邏輯門的設(shè)計(jì).42動(dòng)態(tài)邏輯門的特性全電壓擺幅(VOL=GNDandVOH=VDD)無(wú)比的邏輯門--器件的尺寸對(duì)實(shí)現(xiàn)門的正確功能并不重要PDN輸入信號(hào)超過(guò)VTn,就開(kāi)始導(dǎo)通，因此把這個(gè)門的VM,VIH的VIL都設(shè)為等于VTnlownoisemargin(NML)較快的開(kāi)關(guān)速度由于減少了每個(gè)門的晶體管數(shù)目，并且每個(gè)扇入對(duì)前級(jí)只表現(xiàn)為一個(gè)負(fù)載晶體管，因而降低了負(fù)載電容，相當(dāng)于降低了邏輯努力，如一個(gè)兩輸入動(dòng)態(tài)NOR邏輯努力2/3無(wú)短路電流，由下拉器件提供的所有電流都用來(lái)對(duì)CL電容放電CMOS組合邏輯門的設(shè)計(jì).43動(dòng)態(tài)邏輯門的特性只有動(dòng)態(tài)功耗，動(dòng)態(tài)電路總的功耗還是明顯高于靜態(tài)CMOS在VDD和GND之間不存在任何靜態(tài)電流路徑(無(wú)短路功耗)更高的傳輸速度在Clk的額外負(fù)載需要一個(gè)預(yù)充電/求值的時(shí)鐘CMOS組合邏輯門的設(shè)計(jì).44CMOS組合邏輯門的設(shè)計(jì).456.3.2動(dòng)態(tài)邏輯的速度和功耗預(yù)充電周期的時(shí)間可以通過(guò)改變PMOS預(yù)充電管的尺寸來(lái)調(diào)整。然而應(yīng)當(dāng)避免PMOS太大，因?yàn)樗鼤?huì)降低門的速度并增加時(shí)鐘線上的電容負(fù)載例6.15一個(gè)四輸入的動(dòng)態(tài)NAND門ClkClkIn1In2In3In4Out-0.50.51.52.500.51In&ClkOutTime,nsVoltage#TrnsVOHVOLVMNMHNMLtpHLtpLHtp62.5V0VVTn2.5-VTnVTn110ps0ns83psCMOS組合邏輯門的設(shè)計(jì).46靜態(tài)門的參數(shù)與時(shí)間有關(guān)輸出電壓下降的數(shù)量與輸入電壓以及允許的求值時(shí)間密切相關(guān)如果求值時(shí)間很短，那么噪聲電壓必須很大才會(huì)破壞信號(hào)，換言之，開(kāi)關(guān)閾值確實(shí)與時(shí)間相關(guān)VGCLKVout(VG=0.55)Vout(VG=0.5)Vout(VG=0.45)CMOS組合邏輯門的設(shè)計(jì).47正面考慮實(shí)際電容較小每個(gè)時(shí)鐘周期最多只能翻轉(zhuǎn)一次不存在短路功耗負(fù)面考慮時(shí)鐘功耗很大晶體管數(shù)目大于實(shí)現(xiàn)該邏輯所要求的最小一組晶體管當(dāng)增加抗漏電器件時(shí)，可能有短路功耗由于周期性的預(yù)充電和放電操作，表現(xiàn)出較高的開(kāi)關(guān)活動(dòng)性對(duì)于均勻分布的輸入，N個(gè)輸入門的翻轉(zhuǎn)概率為

α0→1=N0/2NIn1In2PDNIn3MeMpCLKCLKOutCL動(dòng)態(tài)門的功耗CMOS組合邏輯門的設(shè)計(jì).48例6.16動(dòng)態(tài)邏輯的活動(dòng)性估計(jì)CLABBAVDDCLCLKBAVDDCLKABOut001010100110A.靜態(tài)NOR門B.n型動(dòng)態(tài)NOR門C.真值表CMOS組合邏輯門的設(shè)計(jì).496.3.3動(dòng)態(tài)設(shè)計(jì)中的信號(hào)完整性問(wèn)題電荷泄漏電荷分享電容耦合時(shí)鐘饋通CMOS組合邏輯門的設(shè)計(jì).50電荷泄漏CLCLKCLKOutA=0MpMeLeakagesourcesCLKVOutPrechargeEvaluate1234動(dòng)態(tài)電路要求一個(gè)最低的時(shí)鐘頻率，一般在幾千赫茲左右A.漏電來(lái)源B.對(duì)波形的影響CMOS組合邏輯門的設(shè)計(jì).51例6.17動(dòng)態(tài)電路中的漏電考慮所有器件都為0.5m/0.25m的簡(jiǎn)單反相器

CLKOut-0.50.51.52.502040Time(ms)Voltage(V)分析：由于PMOS上拉提供的漏電流，輸出穩(wěn)定在由下拉和上拉器件組成的電阻分壓器決定的一個(gè)中間電壓上CMOS組合邏輯門的設(shè)計(jì).52電荷泄漏的解決方案增加一個(gè)泄漏晶體管(偽NMOS型的上拉器件)，來(lái)補(bǔ)償由于下拉漏電路徑造成的電荷損失泄漏管通常以反饋形式實(shí)現(xiàn)，以同時(shí)消除靜態(tài)功耗CLCLKCLKMeMpABOutMkpKeeperVDDCLCLKCLKMeMpABOutMkpKeeperVDDCMOS組合邏輯門的設(shè)計(jì).53電荷分享原本存儲(chǔ)在電容CL上的電荷就在CL和Ca之間重新分配，這就造成輸出電壓下降。Vout過(guò)低會(huì)引起靜態(tài)功耗，以及電路工作可能出錯(cuò)當(dāng)Vout=－VDD(Ca/(Ca+CL))的值足夠大，使得Vout低于它所驅(qū)動(dòng)的門的開(kāi)關(guān)閾值，電路工作就會(huì)出錯(cuò)CLCLKCLKCaCbB=0AOutMpMe

時(shí)鐘上升沿前：Ma、Mb均截止，CL上電荷充滿，以保持其高電平

時(shí)鐘上升沿后：Ma導(dǎo)通，Mb截止，CL上的電荷在CL和CA間重新分配，使Vout有所下降電荷分享:NAND2分析電荷分享:NAND2分析電荷分享:NAND3分析計(jì)算電荷分享對(duì)輸出電壓影響電路如下圖所示，已知VDD=2.5V，VTn=0.5V,CL=10fF,Ca=2fF,Cb=3fF,Cc=5fF,計(jì)算最壞情況下電荷分享對(duì)輸出電壓影響。CMOS組合邏輯門的設(shè)計(jì).57CMOS組合邏輯門的設(shè)計(jì).58例6.18電荷分享在什么條件下會(huì)造成節(jié)點(diǎn)y上電壓降的最壞情況?(假設(shè)在預(yù)充電工作期間所有位于低電平，所有所隔離的內(nèi)部節(jié)點(diǎn)開(kāi)始時(shí)為0V)CMOS組合邏輯門的設(shè)計(jì).59電荷再分布的解決方案使用時(shí)鐘驅(qū)動(dòng)的晶體管對(duì)關(guān)鍵的內(nèi)部節(jié)點(diǎn)預(yù)充電(以增加面積和電容為代價(jià))CLKCLKMeMpABOutMkpCLKVDDCMOS組合邏輯門的設(shè)計(jì).60電容耦合對(duì)串?dāng)_的影響非常敏感，因?yàn)棰佥敵龉?jié)點(diǎn)的較高阻抗和②電容耦合Out2的變化又會(huì)通過(guò)晶體管M4的柵-源和柵-漏電容耦合到Out1CL1CLKCLKB=0A=0Out1MpMeOut2CL2In動(dòng)態(tài)NAND靜態(tài)NAND=1=0M1M2M6M4M5VDDVDD過(guò)程：In↑=1=>out2↓=0=>通過(guò)M4的柵-源及柵-漏電容耦合使Out1↓作用：Out2不能降至0V；Out1↓過(guò)多會(huì)導(dǎo)致求值錯(cuò)誤；靜態(tài)NAND門有少量靜態(tài)功耗CMOS組合邏輯門的設(shè)計(jì).61回柵耦合的影響電容耦合引起Out1顯著降低，所以O(shè)ut2不能全程下降至0VVoltageTime,nsCLKInOut1Out2CMOS組合邏輯門的設(shè)計(jì).62時(shí)鐘饋通它是由在預(yù)充電器件的時(shí)鐘輸入和動(dòng)態(tài)輸出節(jié)點(diǎn)之間的電容耦合引起的效應(yīng)Out和CLK輸入之間的耦合電容由預(yù)充電器件的柵-漏電容組成快速上升和下降的時(shí)鐘邊沿會(huì)耦合到信號(hào)節(jié)點(diǎn)Out上CLCLKCLKBAOutMpMeVDDCMOS組合邏輯門的設(shè)計(jì).63時(shí)鐘饋通對(duì)串?dāng)_的影響非常敏感，因?yàn)棰佥敵龉?jié)點(diǎn)的較高阻抗和②電容耦合CL1CLKCLKB=0A=0Out1MpMeOut2CL2In動(dòng)態(tài)NAND靜態(tài)NAND=1=0M1M2M6M4M5VDDVDD過(guò)程：CLK上升沿通過(guò)Mp的柵-漏電容耦合使Out1所上升（>Vdd)作用：Mp的漏-襯底結(jié)正偏=>襯底電流↑；誘發(fā)CMOS閂鎖時(shí)鐘饋通時(shí)鐘的上升沿和下降沿均會(huì)引發(fā)時(shí)鐘饋通效應(yīng)3.4串聯(lián)動(dòng)態(tài)門動(dòng)態(tài)CMOS門的輸入若出現(xiàn)1→0的翻轉(zhuǎn)，就會(huì)導(dǎo)致預(yù)充電電荷的損失要避免這種損失，應(yīng)使動(dòng)態(tài)CMOS門在求值時(shí)只出現(xiàn)0→1的翻轉(zhuǎn)，方法是在預(yù)充電期間置所有的輸入為0在動(dòng)態(tài)CMOS單元之間加1個(gè)反相器（多米諾單元）VtCLKInOut1Out2

VVTnCLKCLKOut1InMpMeMpMeCLKCLKOut2VDDVDD直接串聯(lián)動(dòng)態(tài)門形成多級(jí)邏輯結(jié)構(gòu)的方法并不可行電荷損失導(dǎo)致噪聲容限降低并可能引起功能出錯(cuò)0→11→0CMOS組合邏輯門的設(shè)計(jì).66基本概念一個(gè)n型動(dòng)態(tài)邏輯塊后面接一個(gè)靜態(tài)反相器構(gòu)成多米諾邏輯In1In2PDNIn3MeMpCLKCLKOut1In4PDNIn5MeMpCLKCLKOut2Mkp11100001VDDVDDCMOS組合邏輯門的設(shè)計(jì).67多米諾邏輯的名字來(lái)歷有如一條崩塌的多米諾骨牌線!多米諾CMOS的特點(diǎn)只能實(shí)現(xiàn)非反相邏輯可以達(dá)到非常高的速度：只存在上升沿的延時(shí)，而tpHL等于0In1CLKMpVDD1→0Out10→1In2CLKMpVDD1→0Out20→11→0In3InnCLKMpVDD1→0Outn0→1圖6.65取消求值晶體管時(shí)預(yù)充電的傳播效應(yīng)。該電路也存在靜態(tài)功耗較好的做法是總是采用求值器件CMOS組合邏輯門的設(shè)計(jì).68解決多米諾邏輯非反相的問(wèn)題采用差分邏輯－差分(雙軌)多米諾邏輯門在原理上類似于DCVSL結(jié)構(gòu)，但它采用一個(gè)預(yù)充電負(fù)