第6章存儲系統(tǒng)

通過本章的學習，使學生掌握微型計算機中存儲器的基本概念、存儲器的系統(tǒng)組成以及高速緩沖存儲器技術了解半導體存儲器的主要性能指標、半導體存儲器的分類教學目的和教學要求：重點：

SRAM和DRAM的組成原理高速緩沖存儲器的組成原理微型計算機中存儲器的組成結構難點：存儲器與CPU的連接及內存條的組成高速緩沖存儲器的工作原理

本章重點、難點6.1存儲器概述6.1.1存儲器的分類一、存儲器基本概念存儲器由大量的記憶單元組成，記憶單元是一種具有兩個穩(wěn)定狀態(tài)的物理器件，可用來表示二進制的0和1，這種物理器件一般由半導體器件或磁性材料等構成

由若干個最基本的存儲單元存儲一個字，字長有4位、8位、16位以及32位等，在微機中，存儲器一律按8位二進制數(shù)（一個字節(jié)）編址，習慣上把一個地址所尋址的8位二進制數(shù)稱為一個存儲單元存儲器容量一般都很大，無論內存還是外存，均以字節(jié)為單元，常用的有210字節(jié)=1KB，220字節(jié)=1024KB=1MB，230字節(jié)=1024MB=1GB，240字節(jié)=1024GB=1TB

存儲器的容量與微機的地址線有關CPUCACHE主存（內存）輔存（外存）微機中存儲器的層次

1.內存

內存或主存,也稱半導體存儲器，用于存放當前計算機正在執(zhí)行或經(jīng)常要使用的程序或數(shù)據(jù)，CPU可直接從內存中讀取指令并執(zhí)行，還可直接從內存中存取數(shù)據(jù)。內存一般由快速的存儲器件構成，它與CPU交換數(shù)據(jù)的速度很快，在共享存儲器的多處理機系統(tǒng)中，內存中數(shù)據(jù)可以共享，并可實現(xiàn)多處理機間的通信二、內存和外存

一般是由磁性材料以及運用激光技術等實現(xiàn)的存儲器，分為硬磁盤、軟磁盤、光盤等。外存容量很大，但存取速度很慢，通常使用DMA技術和IOP技術來實現(xiàn)內存與外存之間的數(shù)據(jù)直接傳送2.外存或輔存按工藝結構分類

雙極型和金屬氧化物型存儲器按存儲器原理分類

靜態(tài)存儲器SRAM和動態(tài)存儲器DRAM按數(shù)據(jù)傳輸?shù)膶挾确诸?/p>

并行I/O的存儲器，串行I/O的存儲器按存取方式分類隨機存取存儲器RAM，只讀存儲器ROM三、半導體存儲器分類圖6－1半導體存儲器的分類半導體存儲器只讀存儲器（ROM）隨機存取存儲器（RAM）靜態(tài)RAM（SRAM）動態(tài)RAM（DRAM，IRAM）非易失RAM（NVRAM）掩膜式ROM一次性可編程ROM（PROM）紫外線擦除可編程ROM（EPROM）電擦除可編程ROM（EEPROM）詳細展開，注意對比讀寫存儲器RAM組成單元速度集成度應用SRAM觸發(fā)器快低小容量系統(tǒng)DRAM極間電容慢高大容量系統(tǒng)NVRAM帶微型電池慢低小容量非易失只讀存儲器ROM掩膜ROM：信息制作在芯片中，不可更改PROM：允許一次編程，此后不可更改EPROM：用紫外光擦除，擦除后可編程；并允許用戶多次擦除和編程EEPROM（E2PROM）：采用加電方法在線進行擦除和編程，也可多次擦寫FlashMemory（閃存）：能夠快速擦寫的EEPROM，但只能按塊（Block）擦除6.1.2半導體存儲器的主要性能指標

存儲容量微機存儲器的容量是指存儲器所能容納的最大字節(jié)數(shù)

存取周期存取周期是指存儲器從接收到地址，到實現(xiàn)一次完整的讀出和寫入數(shù)據(jù)的時間，也稱為存取時間，是存儲器進行連續(xù)讀和寫操作所允許的最短時間間隔

易失性指存儲器的供電電源斷開后，存儲器中的內容是否丟失功耗半導體存儲器在額定工作電壓下，外部電源保證它正常工作的前提下所提供的最大電功率稱之為功耗可靠性指它抵抗干擾，正確完成讀/寫數(shù)據(jù)的性能

6.2半導體存儲器6.2.1存儲器中地址譯碼的兩種方式一、存儲器芯片邏輯圖地址寄存地址譯碼存儲體控制電路AB數(shù)據(jù)寄存讀寫電路DBOEWECS①存儲體存儲器芯片的主要部分，用來存儲信息②地址譯碼電路根據(jù)輸入的地址編碼來選中芯片內某個特定的存儲單元③

片選和讀寫控制邏輯選中存儲芯片，控制讀寫操作①存儲體每個存儲單元具有一個唯一的地址，可存儲1位（位片結構）或多位（字片結構）二進制數(shù)據(jù)存儲容量與地址、數(shù)據(jù)線個數(shù)有關：芯片的存儲容量＝2M×N＝存儲單元數(shù)×存儲單元的位數(shù)

M：芯片的地址線根數(shù)

N：芯片的數(shù)據(jù)線根數(shù)

②地址譯碼電路譯碼器A5A4A3A2A1A06301存儲單元64個單元行譯碼A2A1A0710列譯碼A3A4A501764個單元單譯碼雙譯碼單譯碼結構雙譯碼結構雙譯碼可簡化芯片設計主要采用的譯碼結構③片選和讀寫控制邏輯片選端CS*或CE*有效時，可以對該芯片進行讀寫操作輸出OE*控制讀操作。有效時，芯片內數(shù)據(jù)輸出該控制端對應系統(tǒng)的讀控制線寫WE*（WR*和RD*）控制寫操作。有效時，數(shù)據(jù)進入芯片中該控制端對應系統(tǒng)的寫控制線表6-1存儲器芯片的工作方式操作1╳╳無操作001RAM→CPU操作010CPU→RAM操作000非法011無操作

二、存儲器芯片的存儲矩陣與地址譯碼的兩種方式1．單譯碼方式雙譯碼結構存儲器示意圖如圖5-4所示2．雙譯碼方式

比較圖5-3和圖5-4可以看出，外部地址線與數(shù)據(jù)線分別都是11位和8位，而且都是每次只能訪問一個字節(jié)，內部存儲陣列中所存儲的二進制總信息也相等不同之處是：單譯碼結構只需要一個譯碼電路，譯碼輸出選擇線2048根，而雙譯碼結構需要2個譯碼電路，譯碼輸出選擇線64+32=96根，相比之下，采用雙譯碼結構其譯碼輸出選擇線大大減少，所以，許多SRAM及ROM存儲芯片都采用雙譯碼結構，在32位微機中也都采用雙譯碼方式

存儲器芯片的I/O控制邏輯如圖5-5所示

三、存儲器芯片的I/O控制邏輯6.2.2靜態(tài)隨機存取存儲器SRAM靜態(tài)隨機存取存儲器SRAM的基本存儲單元一般由六管靜態(tài)存儲電路構成，集成度較低，功耗較大，無需刷新電路，由于存取速度快，一般用作高檔微機中的高速緩沖存儲器

Intel6264的引腳圖和內部結構框圖如圖5-6和圖5-7所示表6-2Intel6264的工作方式方式操作000

非法不允許WE與OE同時為低電平010讀出從RAM中讀出數(shù)據(jù)001寫入將數(shù)據(jù)寫入RAM中011選中6264內部I/O三態(tài)門均處于高阻1×

×未選中6264內部I/O三態(tài)門均處于高阻

圖6-8SARM讀時序tRC:讀周期時間

tAA:地址有效到數(shù)據(jù)出現(xiàn)到外部數(shù)據(jù)線上的時間

tOR:OE*結束后地址應保持的時間

tRP:讀信號有效的時間

tOE:OE*有效到數(shù)據(jù)出現(xiàn)在外部數(shù)據(jù)線上的時間

tCW:片號信號有效的寬度tACE:CE*有效到數(shù)據(jù)出現(xiàn)在外部數(shù)據(jù)線上的時間tRH

:地址無效后數(shù)據(jù)應保持的時間tOH

:OE*結束后數(shù)據(jù)應保持的時間TWC:寫周期時間

tAW:地址有效到片選信號失效的間隔時間

TWB:寫信號撤銷后地址應保持的時間

TCW:片選信號有效寬度

TAS:地址有效到WE*最早有效時間

tWP:寫信號有效時間

TWHZ:寫信號有效到寫入數(shù)據(jù)有效所允許的最大時間

TDW:寫信號結束之前寫入數(shù)據(jù)有效的最小時間

TDH:寫信號結束之后寫入數(shù)據(jù)應保持的時間

圖6-9SRAM寫時序6.2.3只讀存儲器ROM一、掩膜式只讀存儲器ROM由MOS管組成掩膜式只讀存儲器的結構圖如圖5-10所示掩膜式ROM圖中的存儲陣列及位線上的公用負載管均由NMOS場效應管組成，采用單譯碼方式，每根譯碼輸出選擇線可以選中一個字，字長4位，共有4個字，所有的字只能讀出，不能寫入。存儲陣列中的基本存儲單元僅由一只MOS管構成，或缺省，凡有MOS管處表示存儲0，反之為1，顯然，字0到字3所存儲的信息分別為：0001、0010、0011及0100。這種存儲陣列的內容一旦制造好后，只能讀出，不能寫入，用戶是無法改寫的可編程只讀存儲器PROM工作原理是存儲陣列除了三極管之外，還有熔點較低的連線（熔斷絲）串接在每只存儲三極管的某一電極上，例如發(fā)射極，編程之前，存儲信息全為0，或全為1，編程寫入時，外加比工作電壓高的編程電壓，根據(jù)需要使某些存儲三極管通電，由于此時電流比正常工作電流大，于是熔斷絲熔斷開路，一旦開路之后就無法恢復連通狀態(tài)，所以只能編程一次。如果把開路的三極管存儲的信息當作0，反之，存儲的信息就為1二、可編程只讀存儲器PROM

1、EPROM的基本存儲電路如圖5-11所示三、可擦除可編程只讀存儲器EPROMFAMOS管與MOS管結構相似，它是在N型半導體基片上生長出兩個高濃度的P型區(qū)，通過歐姆接觸分別引出漏極D和源極S，在漏源之間的SiO2絕緣層中，包圍了一多晶硅材料，與四周無直接電氣連接，稱之為浮置柵極，在對其編程時，在漏源之間加上編程電壓（高于工作電壓）時，會產(chǎn)生雪崩擊穿現(xiàn)象，獲得能量的電子會穿過SiO2注入到多晶硅中，編程結束后，在漏源之間相對感應出的正電荷導電溝道將會保持下來，如果將漏源之間感應出正電荷導電溝道的MOS管表示存入0，反之，浮置柵不帶負電，即漏源之間無正電荷導電溝道的MOS管表示存入1狀態(tài)2．EPROM芯片舉例Intel2764的引腳與內部結構圖如圖5-12所示。在EPROM芯片的上方，有一圓形石英窗，從而允許紫外線穿過透明的圓形石英窗而照射到半導體芯片上，將它放在紫外線光源下一般照射10分鐘左右，EPROM中的內容就被抹掉，即所有浮置柵MOS管的漏源處于斷開狀態(tài)，然后，才能對它進行編程輸入

Intel2764內部有256×256存儲陣列，采用雙譯碼方式，用于尋址8KB存儲單元，并有輸出緩沖器。具有28腳雙列直插式封裝，其中A12~A0是地址線，

O7~O0是8根地址線。CE*是片選，OE*是輸出允許信號，二者均為低電平有效

Vcc是電源電壓，工作電壓+5V。VPP是編程電壓，在編程時接12~25V電壓，注意，一定要根據(jù)2764芯片上實際標注的電壓值外加編程電壓，PGM*是編程控制端。EPROM頂部開有一個圓形的石英窗口，用于紫外線透過擦除原有信息一般使用專門的編程器（燒寫器）進行編程編程后，應該貼上不透光封條出廠未編程前，每個基本存儲單元都是信息1編程就是將某些單元寫入信息0四、電擦除只讀存儲器EEPROM1、EEPROM基本存儲電路如圖5-13所示

EEPROM基本存儲電路如圖5-13所示。與EPROM相比，它是在EPROM基本存儲單元電路的浮置柵MOS管T1上面再生成一個浮置柵MOS管T2，將T2浮置柵引出一個電極，使該電極接某一電壓VG2，若VG2為正電壓，T1浮置柵極與漏極之間產(chǎn)生一個隧道效應，使電子注入T1浮置柵極，于是T1的漏源接通，便實現(xiàn)了對該位的寫入編程

若VG2加負電壓，迫使T1管多晶硅體上的自由電子返回到襯底，復合正電荷，使T1的漏源處于斷開狀態(tài)，便實現(xiàn)了擦除操作。一旦擦除后又可重新寫入數(shù)據(jù)。EEPROM用加電方法，進行在線（無需拔下，直接在電路中）擦寫（擦除和編程一次完成）有字節(jié)擦寫、塊擦寫和整片擦寫方法并行EEPROM：多位同時進行串行EEPROM：只有一位數(shù)據(jù)線2．EEPROM芯片舉例EEPROM芯片2864A存儲容量為8K×828個引腳：13根地址線A12～A08根數(shù)據(jù)線I/O7～I/O0片選CE*讀寫OE*、WE*VccWE*NCA8A9A11OE*A10CE*I/O7I/O6I/O5I/O4I/O3NCA12A7A6A5A4A3A2A1A0I/O0I/O1I/O2GND12345678910111213142827262524232221201918171615CE*是片選，OE*是輸出允許，WE*是寫入允許，2864需在輸入端加21V電壓信號才能進行編程（改寫），而2864A僅需要+5V或TTL電壓信號就可以進行改寫，所以適合于在線編程操作。電源電壓VCC加+5V，最大電流160mA。2864內部結構圖與2764類似，主要差別是存儲陣列是8K×8位的EEPROM，而不是8K×8位的EPROM存儲陣列。

特點

1、使內部存儲信息在不加電的情況下保持10年左右

2、可以用比較快的速度將信息擦除以后重寫，反復擦寫達幾十萬次，可以實現(xiàn)分塊擦除和重寫，也可以按字節(jié)擦除與重寫。還具有非易失性，可靠性能好，速度快以及容量大等許多優(yōu)點五、閃爍存儲器（FlashMemory）閃爍存儲器也稱快速擦寫存儲器。實際上閃爍存儲器屬于EEPROM類型，又稱FlashROM，性能優(yōu)于普通EEPROM。它是Intel公司率先推出的一種新型存儲器，在Pentium機主板上，用128KB或256KB的FlashROM存放BIOS，取代了EPROM和EEPROM。因此現(xiàn)在稱BIOS為FlashBIOS。

(BIOSBasicinput/outputsystem)它的基本存儲單元電路如圖5-15所示。與EEPROM類似，主要還是由T1和T2兩只浮置柵MOS管構成，T1MOS管浮置柵介質很薄，作為隧道氧化層，與EEPROM相同，在T2浮置柵引出的電極上加正電壓時，使電子進入T1MOS管的浮置柵，T1的漏源形成導通溝道。讀出操作與EPROM芯片的讀出操作相同，即首先對位線上預充電電容充滿電荷，當行選線為高電平時，此存儲單元電路被選中，如果T1管漏源之間已形成導通溝道，則電容上存儲電荷通過T3、T1形成回路放電，位線上輸出0V，若T1的漏源之間未有形成導通溝道，則在位線上輸出高電平，即電容兩端已充滿電荷所形成的高電位

擦除的方法是在T1MOS管的源極加正電壓，利用T1管浮置柵與源極之間的隧道效應，把注入在浮置柵（多晶硅）的負電荷吸引到源極。在圖5-15中，當VPP接通高電壓時，T4管導通，T5管漏極上所外加的VCC通過T4、T5管加到所有存儲單元中的T1管，實現(xiàn)了全片擦除或分塊擦除，這就是實現(xiàn)塊擦除的基本原理

6.2.4動態(tài)隨機存儲器DRAMDRAM的基本存儲單元是單個場效應管及其極間電容必須配備“讀出再生放大電路”進行刷新每次同時對一行的存儲單元進行刷新每個基本存儲單元存儲二進制數(shù)一位許多個基本存儲單元形成行列存儲矩陣DRAM一般采用“位結構”存儲體：每個存儲單元存放一位需要8個存儲芯片構成一個字節(jié)單元每個字節(jié)存儲單元具有一個地址

1．單元存儲電路及刷新放大器

一、基本存儲單元電路及存儲陣列①

寫入操作

首先由正脈沖信號ф使T5導通，平衡觸發(fā)器，接著T5管關斷，行、列選通信號為有效高電平，T6、T0兩管導通，若I/O數(shù)據(jù)線上輸入邏輯0電平，則T1管截止，由T1、T3所構成的反相器則以高電平通過T0存入C中，對電容C充電。相反，若I/O輸入線以邏輯1電平作為輸入，則經(jīng)T1反相后以邏輯0電平存入C中，若原C中有電荷，則會形成一個放電回路，泄放掉電容C中存儲的電荷。從以上分析可知，該存儲單元電路將輸入邏輯信號反相后存入C中

②

讀出操作

與寫入操作的開始條件相同，此時T6、T0兩管導通，如果電容C中有電荷即為高電平，經(jīng)T0管后傳送到T2的柵極，在T2漏極輸出一個原先存入的低電平，此低電平可反過來使T1可靠截止，于是T1、T3組成的反相器輸出一個標準的高電平經(jīng)T0又對C充電，因而，讀出操作既實現(xiàn)了正確讀出，又實現(xiàn)了再生（刷新）

③

刷新操作

刷新操作也稱為再生操作。實現(xiàn)刷新一般采用“僅行地址有效”法進行刷新，此時，列地址處于無效狀態(tài)，由行地址有效選中DRAM中某一行，將此行中存入的所有二進制信息全部實現(xiàn)一次讀操作，從上述讀操作過程可知，讀操作既可以實現(xiàn)讀又可實現(xiàn)再生。因為此時列地址無效，讀訪問到的所有二進制信息并不會輸出到外部I/O數(shù)據(jù)線上去

2．DRAM的電路結構

這是本章的重點內容SRAM、EPROM與CPU的連接譯碼方法同樣適合I/O端口6.3微型計算機中存儲器的系統(tǒng)組成6.3.1存儲器芯片與CPU連接存儲芯片的數(shù)據(jù)線存儲芯片的地址線存儲芯片的片選端存儲芯片的讀寫控制線

1．CPU總線的負載能力

CPU的地址、數(shù)據(jù)及控制總線的直流負載一般能帶1個或幾個TTL負載。半導體存儲器基本上是由MOS器件組成，直流負載很小，一般在很小的計算機系統(tǒng)中，例如單片機應用系統(tǒng)，CPU可以直接與存儲器芯片相連接。除此之外，為了減輕CPU的負載，增強系統(tǒng)的可靠性，一般要采用總線驅動隔離措施，對于數(shù)據(jù)總線要采用雙向驅動，對于地址總線與控制總線則要加上單向驅動，將驅動器的輸出連至存儲器或其他電路

一、幾點考慮2．CPU的時序與存儲器存取速度之間的配合

高速CPU與低速存儲器之間的速度如果不匹配，應在CPU訪問存儲器的周期內插入等待脈沖TW

3．存儲器結構的選定

由于CPU的數(shù)據(jù)線有8、16、32、64位等幾類，相應存儲器的結構分為單體、2體、4體、8體等，存儲器結構的選定是指CPU與存儲器連接時，存儲器是單體結構還是多體結構

4．片選信號及行、列地址產(chǎn)生機制

由于存儲器芯片的容量是有限的，微機中存儲器的總容量一般遠大于存儲器芯片的容量，因此，存儲器往往由多片存儲器芯片組成，在CPU與存儲器芯片之間必須設有片選擇譯碼電路，一般由CPU的高位地址譯碼產(chǎn)生片選，而低位地址送給存儲器芯片的地址輸入端，以提供存儲芯片內部的行、列地址

5．DRAM控制器

它是CPU和DRAM芯片之間的接口電路，目前已生產(chǎn)出不同型號的集成芯片。它將CPU的信號變換成適合DRAM芯片的信號。不同的計算機系統(tǒng)有不同的DRAM控制器

存儲芯片數(shù)據(jù)線的處理若芯片的數(shù)據(jù)線正好8根：一次可從芯片中訪問到8位數(shù)據(jù)全部數(shù)據(jù)線與系統(tǒng)的8位數(shù)據(jù)總線相連若芯片的數(shù)據(jù)線不足8根：一次不能從一個芯片中訪問到8位數(shù)據(jù)利用多個芯片擴充數(shù)據(jù)位這個擴充方式簡稱“位擴充”位擴充2114（1）A9～A0I/O4～I/O1片選D3～D0D7～D4A9～A02114（2）A9～A0I/O4～I/O1CECE多個位擴充的存儲芯片的數(shù)據(jù)線連接于系統(tǒng)數(shù)據(jù)總線的不同位數(shù)其它連接都一樣這些芯片應被看作是一個整體常被稱為“芯片組”存儲芯片地址線的連接芯片的地址線通常應全部與系統(tǒng)的低位地址總線相連尋址時，這部分地址的譯碼是在存儲芯片內完成的，我們稱為“片內譯碼”片內譯碼A9～A0存儲芯片000H001H002H…3FDH3FEH3FFH全0全100…0000…0100…10…11…0111…1011…11范圍（16進制）A9～A0存儲芯片片選端的譯碼存儲系統(tǒng)常需利用多個存儲芯片擴充容量也就是擴充了存儲器地址范圍進行“地址擴充”，需要利用存儲芯片的片選端對多個存儲芯片（組）進行尋址這個尋址方法，主要通過將存儲芯片的片選端與系統(tǒng)的高位地址線相關聯(lián)來實現(xiàn)這種擴充簡稱為“地址擴充”或“字擴充”地址擴充（字擴充）片選端D7～D0A19～A10A9～A0（2）A9～A0D7～D0CE（1）A9～A0D7～D0CE譯碼器

二、8088系統(tǒng)與存儲器的連接A19~A16A15~A13A12~A0譯碼器輸出地址范圍全0000從全0到全1Y0*00000H~01FFFH全0OO1從全0到全1Y1*02000H~03FFFH全0010從全0到全1Y2*04000H~05FFFH全0011從全0到全1Y3*06000H~07FFFH全0100從全0到全1Y4*08000H~09FFFH全0101從全0到全1Y5*0A000H~0BFFFH全0110從全0到全1Y6*0C000H~0DFFFH全0111從全0到全1Y7*0E000H~0FFFFH

三、8086系統(tǒng)與存儲器的連接8086CPU的存儲器組織采用2體結構，把1MB存儲器分為2個512KB的存儲體，即分為偶地址庫與奇地址庫（簡稱偶字庫和奇字庫）各512KB，僅當A0=0時，訪問偶地址庫中一個字節(jié)，僅當時，訪問奇地址庫中一個字節(jié)，當二者均為0時，訪問偶地址的一個字。根據(jù)8086存儲器組織，在圖5-21中，由U1與U2兩片74LS138三一八譯碼器，分別產(chǎn)生奇偶地址庫的片選信號

U1的與U2的是同一地址范圍內偶地址片選與奇地址片選，由U1的選中1#存儲器芯片，其數(shù)據(jù)線接至8086系統(tǒng)數(shù)據(jù)線上的D7~D0，由U2的選中2#存儲器芯片，其數(shù)據(jù)線接至8086系統(tǒng)數(shù)據(jù)線上的D15~D8，至于U1和U2的~的連接及工作機制均與相同，16個片選的地址范圍示于表5-8中6.3.2

32位微機系統(tǒng)的內存組織

386/486CPU外部的數(shù)據(jù)線為32位，Pentium微處理器外部的數(shù)據(jù)線是64位，分別與存儲器傳送32位和64位的數(shù)據(jù)，其內存組織的原理基本相同一、32位外部數(shù)據(jù)總線的內存組織

1．內存組織2．1M×4位EDRAM模塊組成

該EDRAM模塊共有4個存儲體，每個存儲體由2片2048×512×4位EDRAM芯片組成，便構成了1M×8位的存儲容量，從左到右，4個存儲體的8位數(shù)據(jù)線依次接到系統(tǒng)數(shù)據(jù)總線上的D31

D24、D23

D16、D15

D8、D7

D0，由4個列選線CAS3

CAS0分別選中每個存儲體，而CAS3

CAS0分別與4個字節(jié)允許信號BE3*

BE0相對應

①數(shù)據(jù)線的連接

由CPU發(fā)出的A21~A2共20位地址送給DRAM的控制器，再由控制器將A21~A11共11位地址經(jīng)行選擇信號RAS作用下鎖存到DRAM芯片內部的行地址鎖存器中，再由控制電路將A10~A2共9位地址經(jīng)列選擇信號CAS作用下鎖存到DRAM芯片內部的列地址鎖存器中。因此，EDRAM芯片上的地址線A10~A0對應接至控制電路的地址輸出線上

②地址線的連接

EDRAM中的CAS、RAS以及刷新信號Ref等均接至DRAM控制器對應的輸出端上，由DRAM控制器來控制DRAM的讀/寫操作

③控制信號的連接3．DRAM控制器結構DRAM控制器的組成結構刷新地址計數(shù)器刷新定時器地址多路復用電路仲裁電路控制信號發(fā)生器總線收發(fā)器等DRAM控制器結構圖

刷新地址計數(shù)器提供刷新操作所需要的刷新地址，有自動加1的功能，而且能自動循環(huán)計數(shù)。刷新地址計數(shù)器的長度取決于DRAM芯片存儲陣列中行的數(shù)量。容量為256K位以上的DRAM芯片，多數(shù)內部備有刷新地址計數(shù)器，可以采用CAS*在RAS*之前有效的刷新方式，DRAM控制器中的刷新地址計數(shù)器就不起作用了

①刷新地址計數(shù)器刷新定時器提供周期性刷新DRAM芯片所需要的定時間隔。比如，刷新周期為8mS的DRAM芯片，共有512行，保證在8mS之內把所有512行均要刷新一次，如果采用集中刷新方式，每8mS之內的某一瞬時間集中刷新完512行，或采用異步刷新方式，采用每15.6μS（8mS/512）間隔刷新一行

②刷新定時器地址多路復用電路把來自CPU的地址轉換成行地址和列地址，然后分時輸送給DRAM芯片

④仲裁電路

當CPU讀/寫DRAM請求與DRAM控制器內部刷新定時器的刷新請求同時到達時，由仲裁電路對二者的優(yōu)先權進行裁定

③地址多路復用電路

控制信號發(fā)生器產(chǎn)生并輸出行選擇信號RAS、列選擇信號CAS以及寫允許信號，還提供刷新地址計數(shù)器的計數(shù)輸入信號⑥總線收發(fā)器總線收發(fā)器為DRAM存儲器的數(shù)據(jù)輸入/輸出提供緩沖功能，稱之為I/O數(shù)據(jù)緩沖器

⑤控制信號發(fā)生器6.4高速緩沖存儲器技術

Cache工作原理

Cache組織方式寫cache的策略與一致性

PentiumPC的Cache一、存儲器系統(tǒng)的層次

80X86CPU采用了高速緩沖存儲器（CacheMemory）技術，習慣上簡稱高速緩存，或稱Cache。在80386系統(tǒng)中，Cache處于CPU外部的主機板上，在80486與Pentium系統(tǒng)中，除了主機板上有第2級Cache(L2)外，CPU內部還有第1級Cache(L1)。存儲器系統(tǒng)的層次關系如圖5-26所示6.4.1Cache工作原理存儲器系統(tǒng)的層次關系6.4.2Cache組織方式

Cache的組織方式分為全相聯(lián)映射方式直接映射方式組相聯(lián)映射方式1．全相聯(lián)映射方式

全相聯(lián)映射方式將主存中某一塊的內存可以映射到Cache中的任意一行中，即把主存中內容劃分出若干字節(jié)數(shù)量相等的數(shù)據(jù)塊，每塊存儲的字節(jié)數(shù)與Cache中任意一行中數(shù)據(jù)字節(jié)相等，那么，主存中某一塊的若干字節(jié)可以拷貝到Cache中的任意一行中。而主存中某一塊中所有字節(jié)相同的高位地址被保存到Cache中對應的那一行中，即作為標記存入該Cache行。以便CPU訪問Cache時，將當前所訪問主存的高位地址與標記進行比較，從而確定CPU訪問Cache的命中與否

全相聯(lián)映射方式

關聯(lián)存儲器的特點是按存儲內容進行檢索，而不是按地址尋找，一般全部標記用一個關聯(lián)存儲器來實現(xiàn)。全相聯(lián)Cache組織的缺點由于關聯(lián)存儲器容量小，因而全相聯(lián)映射方式只適合小容量Cache，全相聯(lián)映射方式的比較電路復雜，難以設計與實現(xiàn)

2．直接映射方式

直接映射（directmapping）方式也是一種多對一的映射方式，但是，一個主存塊只能拷貝（映射）到Cache的一個特定行內，而不是任一行內

直接映射方式直接映射Cache組織的優(yōu)點：因為僅在指定Cache行中對一個標記段進行比較，故比較電路簡單。缺點是：每個主存塊只能拷貝到一個固定的行中，如果CPU在短時間段內要訪問主存中的幾個塊，而這幾個塊的內容都必須映射到Cache中指定的某一行，則2個或多個主存塊都要拷貝到同一Cache行中，那么，就要發(fā)生沖突，在短時間內會頻繁地換入換出Cache行中的數(shù)據(jù)與標記，從而會降低Cache的工作效率。顯然，增加Cache行數(shù)，可以減少沖突的發(fā)生，因而，直接映射Cache組織適用于大容量Cache的場合

從以上兩種映射方式可以看出，兩種映射方式優(yōu)缺點正好相反，全相聯(lián)映射方式Cache中存放的位置靈活，命中率高，而直接映射方式的比較電路簡單，硬件開銷少。于是，設計出了一種適度兼有二者優(yōu)點而又盡量避免二者缺點的折衷映射方式。那就是目前微機中普遍采用的組相聯(lián)映射方式3．組相聯(lián)映射方式組相聯(lián)映射方式將Cache分成u組，每組有v行，主存塊存放到哪一組是固定的，至于存放到哪一行是任意的，設Cache行的總數(shù)量為m，組號為q，主存塊號為j，則有如下函數(shù)關系：

m=u×v（5-6）

q=jmodu（5-7）

組相聯(lián)映射方式中每組的路數(shù)V值相等，取值一般較小，典型值是2、4、8，最大為16，由于V路的數(shù)量不多，CPU訪問Cache時所需要的標記比較器和全相聯(lián)映射方式相比，相對簡單得多，容易實現(xiàn)。而主存塊在組中的排放又有一定的任意性，減少了正如直接映射Cache組織中的那種沖突的發(fā)生，因此，組相聯(lián)映射方式適度兼有上述兩種映射方式的優(yōu)點

1．最不經(jīng)常使用（LFU）算法2．近期最少使用（LRU）算法3．隨機替換二、三種替換策略1．最不經(jīng)常使用（LFU）算法

LFU（LeastFrequentlyUsed）算法是將一段時間內被訪問次數(shù)最少的那一行數(shù)據(jù)換出。為此必須對每行設置一個加計數(shù)器，新建立的行必須從0開始計數(shù)，CPU每訪問一次Cache，相應行的計數(shù)器加1，當要替換時，將那些約定可以替換行的計數(shù)值進行比較，顯然，將計數(shù)值最少的行換出，同時將該行的計數(shù)值清零2．近期最少使用（LRU）算法

LRU（LeastRecentlyUsed）算法是將近期內被訪問次數(shù)最少的行換出。為此每行設置一個加計數(shù)器，當Cache每命中一次，命中行的計數(shù)器清零，而其他行的計數(shù)器加1，顯然計數(shù)值最大的行近期最少使用，當需要替換時，比較特定行的計數(shù)值，將計數(shù)值最大的行替換出。這種算法的特點是保護了剛拷貝有主存數(shù)據(jù)的Cache行，正好符合Cache的工作原理，因而可以提高Cache的命中率3．隨機替換隨機替換（RandomReplacement）當需要替換時，只是從特定行中隨機選取一行，將其數(shù)據(jù)換出即可。隨機替換比前述2種替換算法所需硬件簡單，而且速度快。缺點是：隨機換出的數(shù)據(jù)可能馬上要用，從而增加了映射的次數(shù)，降低了命中率與Cache的工作效率。如果增大Cache的容量，可以克服隨機替換的缺點，實驗結果表明，隨機替換策略的功效稍遜于前兩種替換策略6.4.3寫cache的策略與一致性在Cache系統(tǒng)中，因為Cache的內容是部分主存內容的副本，應該與主存內容保持一致，當寫Cache操作發(fā)生后，主存中相對應的內容要隨之更新，否則會造成數(shù)據(jù)丟失，如何使Cache中內容和主存內容保持一致，共有三種寫操作方式來保證Cache和主存中相對應的內容保持一致6.4.3寫cache的策略與一致性一、通寫法（write-through）二、回寫法（write-back）三、寫一次法（write-once）一、通寫法這種方法是每當CPU把數(shù)據(jù)寫到Cache中時，Cache控制器會立即把數(shù)據(jù)也寫入主存中對應的位置。主存會隨時跟蹤Cache的內容，也就不會有主存丟失新數(shù)據(jù)的問題二、回寫法采用這種方式時，當CPU對Cache寫命中時，只修改Cache的內容，并不立即寫入主存。Cache中每一行還要設置一個更新位，一旦CPU對Cache中的某一行寫入后，使其更新位置1。當Cach