CCS中華人民共和國國家標準化指導性技術文件集成電路TSV三維封裝可靠性試驗方法指南2023-12-28發(fā)布2024-04-01實施I本文件按照GB/T1.1—2020《標準化工作導則第1部分：標準化文件的結構和起草規(guī)則》的規(guī)定起草。請注意本文件的某些內(nèi)容可能涉及專利。本文件的發(fā)布機構不承擔識別專利的責任。本文件由中華人民共和國工業(yè)和信息化部提出。本文件由全國半導體器件標準化技術委員會(SAC/TC78)歸口。本文件起草單位：中國電子技術標準化研究院、電子科技大學、華進半導體封裝先導技術研發(fā)中心有限公司、中國航天科技集團公司第九研究院第七七一研究所、工業(yè)和信息化部電子第五研究所、中國科學院微電子研究所、中國科學院半導體研究所。1集成電路TSV三維封裝可靠性試驗方法指南本文件提供了硅通孔(TSV)三維封裝的工藝開發(fā)驗證用可靠性試驗方法指南。本文件適用于采用先通孔、中通孔以及后通孔三種工藝流程制造的TSV三維封裝的工藝驗證2規(guī)范性引用文件下列文件中的內(nèi)容通過文中的規(guī)范性引用而構成本文件必不可少的條款。其中，注日期的引用文件，僅該日期對應的版本適用于本文件；不注日期的引用文件，其最新版本(包括所有的修改單)適用于本文件。GB/T4937.4半導體器件機械和氣候試驗方法第4部分：強加速穩(wěn)態(tài)濕熱試驗(HAST)GB/T4937.11半導體器件機械和氣候試驗方法第11部分：快速溫度變化雙液槽法GB/T4937.20半導體器件機械和氣候試驗方法第20部分：塑封表面安裝器件耐潮濕和焊接熱綜合影響GB/T4937.23半導體器件機械和氣候試驗方法第23部分：高溫工作壽命GB/T4937.30半導體器件機械和氣候試驗方法第30部分：非密封表面安裝器件在可靠性試驗前的預處理GB/T4937.42半導體器件機械和氣候試驗方法第42部分：溫濕度貯存GB/T12750半導體器件集成電路第11部分：半導體集成電路分規(guī)范(不包括混合電路)IEC60749-5半導體器件機械和氣候試驗方法第5部分：穩(wěn)態(tài)溫度濕度偏置壽命試驗(Semi-conductordevices—Mechanicalandclimatictestmethods—Part5:Steady-statetemperaturehumiditybiaslifetest)IEC60749-6半導體器件機械和氣候試驗方法第6部分：高溫貯存(Semiconductordevices—MechanicalandclimatictestmetIEC60749-24半導體器件機械和氣候試驗方法第24IEC60749-29半導體器件機械和氣候試驗方法第29部分：閂鎖試驗(Semiconductordevices—Mechanicalandclimatictestmethods—Part29:Latch-uptest)IEC62374半導體器件柵極介電層的時間相關(電)介質(zhì)擊穿(TDDB)試驗[Semiconductorde-vices—Timedependentdielectricbreakdown(TDDB)testforgatedielectricfilms]IEC62415半導體器件恒流電遷移試驗(Semiconductordevices—Constantcurrentelectromi-grationtest)3術語和定義下列術語和定義適用于本文件。2芯片與芯片或芯片與封裝之間的應力產(chǎn)生的交互作用。芯片堆疊中每個獨立的芯片層。凸點下金屬under-bumpmetal;UBM位于凸點下和芯片間的金屬化層。貫穿硅晶圓或芯片的垂直互連通路。先完成TSV的制作，再做有源芯片及互連，即TSV在晶圓前道工序(FEOL)之前制作。中通孔via-middle先做有源器件，然后制作TSV,最后進行片內(nèi)互連工藝，即TSV在FEOL后，晶圓后道工序先完成有源芯片和有源芯片片內(nèi)互連層，最后制作TSV,即TSV在BEOL后制作。4TSV三維封裝制造工藝與傳統(tǒng)單芯片封裝結構相比，TSV三維封裝至少包含了2層垂直堆疊的芯片層以及TSV結構，封裝結構和系統(tǒng)復雜性更高(見圖1)。圖1TSV三維封裝示意圖4.2制造工藝TSV典型工藝流程主要包括：通孔刻蝕、通孔薄膜淀積(SiO。鈍化層、阻擋層、種子層沉積)、通孔填充、化學機械拋光(CMP)等。其工藝流程依次為：首先使用光刻膠對待刻蝕區(qū)域進行標記，然后使用深反應離子刻蝕法(DRIE)在晶圓的一面刻蝕出盲孔；依次使用化學沉積(CVD)形成二氧化硅(SiO?)3絕緣層，使用物理氣相沉積(PVD)形成阻擋層和種子層；運用化學電鍍在盲孔中填充金屬導體，其導體種類通常為多晶硅、鎢、銅等；最后通過化學和背面磨削法對晶圓(盲孔中電鍍金屬柱)進行減薄露出通孔的另一端完成制作。4.3減薄工藝TSV三維封裝一般需要將晶圓厚度減薄至100μm以下，當減薄到50μm以下時可能導致芯片或晶圓翹曲或破片。需要將TSV三維封裝的晶圓進行臨時鍵合，放在承載晶圓上。4.4三維鍵合和組裝TSV三維封裝中芯片與芯片間的互連主要通過微凸點技術實現(xiàn)。三維鍵合和組裝工藝主要包括：芯片間鍵合、芯片再流焊、底部填充和固化、散熱處理、模塑或包封。5TSV三維封裝失效因素及失效模式5.1TSV工藝問題TSV是在晶圓上開孔，其工藝問題主要有：a)通孔形狀和錐度的可控性；b)絕緣層、阻擋層和種子層的保形性淀積和足夠的黏附性；c)導電材料無空洞填充；d)去除TSV邊緣處淀積的多余金屬。對于先通孔，TSV或TSV制造過程中會引入殘余應力可能影響后續(xù)工藝的可靠性。對于中通孔和后通孔，TSV制造過程可能會損壞或改變芯片的結構。芯片經(jīng)鍵合、包封形成一個功能組件，此過程所用的工藝和材料會產(chǎn)生CPI應力。其中，所涉各工藝步驟的實時溫度差異以及所涉各材料的材料特性[如熱膨脹系數(shù)(CTE)]失配，均會導致芯片上產(chǎn)生機械應力，而兩者之間的共同作用，將會進一步加劇應力的產(chǎn)生。材料CTE差異越大，不匹配越明顯；芯片尺寸越大，CTE失配導致的應力也會越大。此外，工藝缺陷，如芯片裂紋或芯片背面缺陷，會成為CPI失效的誘發(fā)因素。材料缺陷，如導熱膠中顆粒，會成為應力集中點導致CPI失效。材料之間的相互作用，如合金或金屬間化合物的形成，會引起體積的變化，從而使應力集中。芯片中低介質(zhì)常數(shù)(k)介質(zhì)材料具有較弱的機械性能，容易與其他材料形成較弱的界面。芯片在基板上再流焊時，不適當?shù)睦鋮s速度會導致CPI失效。非均勻的焊料凸點凝固，特別是在無鉛倒裝芯片上更容易使CTE應力集中。在TSV三維封裝中，鍵合和組裝工藝隨著疊層的增加而重復進行，從而使熱和機械缺陷增加。此外，TSV三維封裝中芯片厚度遠低于傳統(tǒng)的芯片，更脆弱、更易開裂。在TSV制作過程中，TSV和晶圓經(jīng)歷多次熱循環(huán)，最后的退火和冷卻過程會給整個TSV三維封裝結構帶來巨大的溫度負載。由于金屬材料尤其是銅(Cu)和晶圓熱膨脹系數(shù)(CTE)的不匹配，從而影響熱載流子遷移率、器件性能和可靠性。5.4TSV三維封裝的失效模式除CPI失效外，TSV三維封裝的失效主要有以下五種。4a)TSV的絕緣層不連續(xù)或有缺陷。這會使TSV導體與芯片之間發(fā)生漏電，或者TSV和地之間的短路導致功能異常。b)通孔中存在空洞。空洞會隨時間推移而增大，從而導致開路。c)TSV三維封裝中芯片的翹曲，會導致TSV結構發(fā)生破裂、引入額外的應力，使得焊點易受損或斷裂。d)TSV三維封裝中芯片的不平整。當采用金屬與金屬結合的方法互連時(焊點與焊點之間的連接),如果芯片的表面或底面不平整，在鍵合過程中，從而發(fā)生不完整的鍵合或脫鍵，該芯片和其他芯片的連接可能會出現(xiàn)開路。e)通孔中導電材料與硅基體熱失配。在制備過程中的回流工藝溫度下以及使用過程中的溫度循環(huán)過程中，均會發(fā)生TSV填充金屬脹出的情況，這種脹出一方面擠壓周圍結構造成失效，另一方面會拉扯TSV界面結構導致界面開裂，這將引起TSV疊層電互連性能失效。6可靠性試驗程序6.1試驗方案根據(jù)TSV三維封裝產(chǎn)品、工藝的實際情況，TSV三維封裝生產(chǎn)商編制試驗方案，確定采用的試驗6.2試驗樣品試驗樣品可以選擇晶圓或已封裝產(chǎn)品。當TSV是在晶圓級形成并能進行晶圓級試驗時，可采用芯片級的試驗結構進行試驗。其他芯片級的試驗結構只有在芯片組裝成三維封裝產(chǎn)品后才可進行試驗。對于已封裝樣品，宜首先按照GB/T4937.20確定潮濕敏感等級(MSL),然后按照GB/T4937.30進行預處理。為了評估TSV三維封裝工藝的一致性和穩(wěn)定性，試驗樣品宜由多批次的晶圓、凸點、基板、底部填充料以及已封裝產(chǎn)品組成。相關鑒定試驗程序可按GB/T12750或其他相關適用文件的規(guī)定。試驗樣品宜具備6.3中推薦的試驗結構。如果沒有，也可使用實際器件。如果實際器件對失效模式不夠敏感，則會影響失效問題的分析?？煽啃栽囼炈玫脑囼灲Y構宜根據(jù)下列情況選擇：a)與預期用途的相關性；b)易于分析；c)能激發(fā)應力條件下待研究的主要失效機理。6.3試驗結構根據(jù)第5章中TSV的主要失效模式，TSV三維封裝需要單獨設計一套試驗結構來評估新特性、新工藝和可靠性，驗證TSV三維封裝的工藝可靠性。這些試驗結構將設計成不同形狀，其試驗也會不單個試驗結構宜被設計在TSV三維封裝中多個位置。表1給出了TSV三維封裝的試驗結構及其對應的失效模式和推薦進行的可靠性試驗，在可靠性試驗后宜對試驗樣品進行超聲掃描、X射線、光學檢查和電測試等。超聲掃描、X射線和光學檢查用于檢測試驗樣品內(nèi)部的裂紋和分層；電測試一般測試樣品的電阻變化，除另有規(guī)定外，失效判據(jù)為實際產(chǎn)品電阻的變化量增加20%。TSV三維封裝生產(chǎn)商可以參考設計有針對性的試驗結構驗證工藝可靠性。5表1TSV三維封裝試驗結構類型及可靠性試驗試驗結構失效模式可靠性試驗可靠性試驗后的測試1.TSV鏈狀和蛇形排列結構體硅漏電；金屬界面分層；腐蝕、擠出；分層、裂紋；界面分層；短路吸潮預處理(按GB/T4937.30的規(guī)定);溫度快速變化(按GB/T4937.11的規(guī)定);溫度濕度偏置(按IEC60749-5的規(guī)定)/強加速穩(wěn)態(tài)濕熱(HAST)(按GB/T4937.4的規(guī)定);高溫貯存(按IEC60749-6的規(guī)定)開短路測試超聲掃描光學檢查2.角部傳感結構互連電阻增大/開路；芯片開裂；角部分層；劃片引入的損傷吸潮預處理(按GB/T4937.30的規(guī)定);溫度快速變化(按GB/T4937.11的規(guī)定)電測試(開路)超聲掃描光學檢查3.周邊線結構劃片引入的損傷；邊緣/角部、周邊線的變化溫度快速變化(按GB/T4937.11的規(guī)定);溫度濕度偏置(按IEC60749-5的規(guī)定);IEC60749-24的規(guī)定);高溫貯存(按IEC60749-6的規(guī)定)電測試(開路)超聲掃描光學檢查4.用于機械性能評估芯片間互連的縫合鏈結構芯片開裂；凸點電阻增大/開路；UBM側蝕；芯片角裂；與基板接觸不良吸潮預處理(按GB/T4937.30的規(guī)定);溫度快速變化(按GB/T4937.11的規(guī)定);高溫貯存(按IEC60749-6的規(guī)定);電流/溫度應力(按相關文件的規(guī)定)電測試(開路)超聲掃描(方法宜覆蓋失效結構)5.芯片間互連的電遷移和應力遷移的測試結構，包括TSV互連和絕緣退化，界面污染或邊緣性；TSV完整性電遷移(EM)試驗(按IEC62415的規(guī)定)電測試(開路)6.離TSV不同距離的傳統(tǒng)Si器件可靠性結構FET特性漂移或磨損機制，存儲單元保持能力的降低FET特性，柵氧完整性(GOI),熱載流子(HCI)(按相關文件的規(guī)定)構進行電測試7.用于空洞(SV)的測試結構電阻漂移或出現(xiàn)開路高溫烘焙(按GB/T4937.42的規(guī)定)構進行電測試8.用于時間相關(電)介質(zhì)擊穿(TDDB)的測試結構漏電TDDB試驗(按IEC62374的規(guī)定)構進行電測試9.熱測試結構檢查熱點高溫暴露(按相關文件的規(guī)定);加電試驗(按GB/T4937.23的規(guī)定)IR照相10.靜電放電(ESD)和閂鎖(LU)結構晶圓減薄的影響，由于背面RDL,研究工藝誘導電荷減薄芯片與正常芯片的ESD、LU性能比較(按