可編程邏輯器件及應(yīng)用知到智慧樹章節(jié)測(cè)試課后答案2024年秋溫州大學(xué)第一章單元測(cè)試

目前使用最為廣泛的硬件描述語(yǔ)言是（）

A:Python編程語(yǔ)言

B:匯編語(yǔ)言

C:C語(yǔ)言

D:VerilogHDL

答案:VerilogHDL

某組合邏輯電路的真值表如下：

則輸出F的表達(dá)式為（）

A:

B:

C:

D:

答案:

閱讀如下程序：

modulemyxor(a,b,c);

inputa,b;

outputc;

assignc=a^b;

endmodule

該程序完成的功能是（）

A:非門

B:或門

C:異或門

D:與門

答案:異或門

下列關(guān)于VerilogHDL說(shuō)法錯(cuò)誤的是（）

A:VerilogHDL的設(shè)計(jì)方法，因?yàn)槠錁?biāo)準(zhǔn)化，所以具有工藝無(wú)關(guān)性的優(yōu)點(diǎn)

B:VerilogHDL語(yǔ)言設(shè)計(jì)電路時(shí)，提供了多種層次抽象的描述

C:VerilogHDL是世界上唯一的硬件描述語(yǔ)言

D:利用VerilogHDL設(shè)計(jì)數(shù)字系統(tǒng)，可以采取自頂向下的設(shè)計(jì)思想

答案:VerilogHDL是世界上唯一的硬件描述語(yǔ)言

下面縮寫表示可編程邏輯器件的是（）

A:ASICB:VLSIC:EDAD:PLD

答案:PLD

第二章單元測(cè)試

下列不屬于數(shù)據(jù)流描述的特征的是（）

A:使用連續(xù)賦值語(yǔ)句

B:既可以描述組合邏輯電路又可以描述時(shí)序邏輯電路

C:用于描述組合邏輯電路

D:使用線網(wǎng)類型的變量

答案:既可以描述組合邏輯電路又可以描述時(shí)序邏輯電路

在結(jié)構(gòu)化描述中，調(diào)用系統(tǒng)內(nèi)部門的時(shí)候，端口的順序是（）

A:輸出在前，輸入在后

B:只需要填寫輸入

C:輸入在前，輸出在后

D:順序可以任意

答案:輸出在前，輸入在后

條件結(jié)構(gòu)（比如if-else語(yǔ)句）和循環(huán)結(jié)構(gòu)（比如for語(yǔ)句）可以用在（）

A:數(shù)據(jù)流描述

B:其他選項(xiàng)均可以

C:行為描述

D:結(jié)構(gòu)化描述

答案:行為描述

下列關(guān)于測(cè)試平臺(tái)的說(shuō)法，正確的是（）

A:測(cè)試平臺(tái)的作用是給出測(cè)試信號(hào)的變化從而得到輸出以驗(yàn)證電路的功能

B:在測(cè)試平臺(tái)中可以不用調(diào)用被測(cè)模塊

C:在測(cè)試平臺(tái)中只能使用initial語(yǔ)句

D:在測(cè)試平臺(tái)必須給出輸入輸出端口

答案:測(cè)試平臺(tái)的作用是給出測(cè)試信號(hào)的變化從而得到輸出以驗(yàn)證電路的功能

在某測(cè)試平臺(tái)中有如下語(yǔ)句：

initialbegintesta=0;

#10testa=1;

$stop;

end

下列說(shuō)法錯(cuò)誤的是（）

A:測(cè)試信號(hào)testa在上電時(shí)值為0，10個(gè)時(shí)間單位后變?yōu)?

B:#50表示延時(shí)50個(gè)時(shí)間單位

C:initial語(yǔ)句用于變量的初始化

D:$stop用于結(jié)束仿真過(guò)程

答案:$stop用于結(jié)束仿真過(guò)程

第三章單元測(cè)試

在VerilogHDL中，下列標(biāo)志符不合法的是（）

A:9moon

B:signall

C:Not_Stack_0

D:state0

答案:9moon

關(guān)于VerilogHDL中的模塊調(diào)用，下列說(shuō)法錯(cuò)誤的是（）

A:在模塊調(diào)用時(shí)，端口可以采用順序相對(duì)應(yīng)和形參實(shí)參相對(duì)應(yīng)兩種方式

B:在模塊調(diào)用時(shí)，必須嚴(yán)格按照模塊定義的端口順序來(lái)連接

C:在語(yǔ)句“Mydesigndesign(port1,port2)；”中，被調(diào)用的模塊名稱為Mydesign

D:在模塊調(diào)用時(shí)，端口是兩個(gè)模塊聯(lián)系的通道

答案:在模塊調(diào)用時(shí)，必須嚴(yán)格按照模塊定義的端口順序來(lái)連接

下列VerilogHDL語(yǔ)句中，數(shù)據(jù)類型定義與注釋矛盾的是（）

A:reg[15:0]memory;//memory為16位寄存器類型變量

B:reg[0:3]myreg;//myreg為4位寄存器類型變量

C:wire[3:0]sat;//sat為4位線網(wǎng)類型變量

D:reg[1:5]areg;//areg為4位寄存器類型變量

答案:reg[1:5]areg;//areg為4位寄存器類型變量

行為描述中被賦值的變量必須聲明為（）

A:寄存器類型

B:參數(shù)類型

C:線網(wǎng)類型

D:均有可能波

答案:寄存器類型

下列不屬于端口類型說(shuō)明關(guān)鍵字的是（）

A:inout

B:duplex

C:output

D:input

答案:duplex

第四章單元測(cè)試

已知a=1’b1，b=3’b001，那么{a,b}=（）

A:4’b1001

B:4’b0011

C:3’b001

D:3’b101

答案:4’b1001

已知a=4’b11001，b=4’bx110，則下列計(jì)算正確的是（）

A:a&&b=1’b1

B:a&&b=1’bx

C:a&b=4’bxxxx

D:a&b=4’b0

答案:a&&b=1’bx

已知a=4’b1001，則執(zhí)行下面的語(yǔ)句之后：

reg[5:0]f;

f=a＜＜2;

變量f的值為（）

A:6’b100111

B:6’b000111

C:6’b100100

D:6’b000100

答案:6’b100100

已知變量a、b和c的位寬均為4，且a、b的初始值分別為4’b1001和4’b1010，程序中有如下語(yǔ)句：

always@(aorb)

beginb＜=a;

c＜=b;

end

則在上電執(zhí)行后，變量c的值為（）

A:4’bxxxx

B:4’b1001

C:4’b1010

D:4’b10xx

答案:4’b1010

關(guān)于阻塞性過(guò)程賦值和非阻塞性過(guò)程賦值，下列說(shuō)法正確的是（）

A:阻塞性過(guò)程賦值采用“＜=”符號(hào)，非阻塞性過(guò)程賦值采用“=”符號(hào)

B:描述時(shí)序邏輯電路時(shí)，建議采用阻塞性過(guò)程賦值

C:在VerilogHDL語(yǔ)句塊內(nèi)部，非阻塞性過(guò)程賦值的語(yǔ)句是并行執(zhí)行的

D:描述組合邏輯電路時(shí)，建議采用非阻塞性過(guò)程賦值

答案:在VerilogHDL語(yǔ)句塊內(nèi)部，非阻塞性過(guò)程賦值的語(yǔ)句是并行執(zhí)行的

第五章單元測(cè)試

已知a=4’bx010，則執(zhí)行下面語(yǔ)句后，

if(a＞2)out=1;

elseout=0;

out的值為（）

A:無(wú)法確定

B:x

C:0

D:1

答案:0

在下面的語(yǔ)句中，

always@(aorb)

if(a＞b)q＜=1;

信號(hào)q經(jīng)過(guò)綜合后會(huì)形成（）

A:門電路

B:鎖存器

C:觸發(fā)器

D:連線資源

答案:鎖存器

某VerilogHDL的程序部分如下：

reg[7:0]areg;

always@(in)beginnum=0;

for(areg=in;areg;areg=areg＞＞1)

if(areg[0]==1)num=num+1;

end

若輸入in=8’b10110011，則程序結(jié)束后，num的值為（）

A:5

B:4

C:3

D:2

答案:5

仿真時(shí)執(zhí)行下面的初始化語(yǔ)句：

initialforever#30clk=~clk;

執(zhí)行完成后，得到的clk信號(hào)為（）

A:一直為0

B:周期為30的方波

C:一直為x

D:周期為60的方波

答案:一直為x

某條件語(yǔ)句如下，已知變量count的值為4’b0011：

if(count＜5)out=1;

elseif(count＜7)out=2;

elseout=3;

則執(zhí)行條件語(yǔ)句后輸出out的值為（）

A:3

B:2

C:x

D:1

答案:1

第六章單元測(cè)試

若a=9，執(zhí)行下面語(yǔ)句；

$display(“Currentvalue=%0b,a=%0d”,a,a);

顯示的結(jié)果為（）

A:1001,9

B:Currentvalue=1001,a=09

C:Currentvalue=0b1001,a=0d9

D:Currentvalue=1001,a=9

答案:Currentvalue=1001,a=9

若時(shí)間尺度定義為：`timescale10ns/100ps，則下列說(shuō)法正確的是（）

A:時(shí)間精度為10ns

B:時(shí)間單位為1ns

C:時(shí)間精度為100ps

D:時(shí)間單位為100ps

答案:時(shí)間精度為100ps

某VerilogHDL的程序部分如下：

always@(aorb)

out=a&b;

always@(borc)

out=b^c;

已知a、b、c和out的位寬均為1，且a=c=1’b0，b=1’b1，則（）

A:out=1’b1

B:語(yǔ)法有誤

C:1’bx

D:out=1’b0

答案:語(yǔ)法有誤

在VerilogHDL中，關(guān)于任務(wù)和函數(shù)，下列說(shuō)法錯(cuò)誤的是（）

A:一個(gè)任務(wù)可以調(diào)用別的任務(wù)和函數(shù)

B:一個(gè)函數(shù)至少需要一個(gè)輸入，產(chǎn)生一個(gè)返回值

C:任務(wù)和函數(shù)的定義和調(diào)用都在一個(gè)模塊內(nèi)部

D:任務(wù)和函數(shù)內(nèi)部可以包含定時(shí)控制描述

答案:任務(wù)和函數(shù)內(nèi)部可以包含定時(shí)控制描述

某VerilogHDL的程序部分如下：

moduleexample(a,b,c,d,e);

inputa,b,c,d;

outputrege;

always@(*)

e=(a&b)^c;

endmodule

在該程序中，“*”號(hào)表示的敏感變量列表中的敏感變量包括（）

A:a,b,c,d

B:a

C:a,b

D:a,b,c

答案:a,b,c,d

第七章單元測(cè)試

QuartusⅡ作為一種可編程邏輯的設(shè)計(jì)環(huán)境，是由Xilinx公司開發(fā)的。（）

A:錯(cuò)B:對(duì)

答案:錯(cuò)ModelSim是一款優(yōu)秀的硬件描述語(yǔ)言仿真軟件。（）

A:錯(cuò)B:對(duì)

答案:對(duì)在QuartusⅡ軟件環(huán)境中，新建項(xiàng)目之后采用VerilogHDL輸入，應(yīng)該選擇新建的源文件類型是（）

A:EDIFfile

B:VerilogHDLfile

C:AHDLfile

D:VHDLfile

答案:VerilogHDLfile

在QuartusⅡ軟件環(huán)境中，設(shè)置引腳端口的工具叫（）

A:RTLSimulation

B:AssignmentEditor

C:PinPlanner

D:Programmer

答案:PinPlanner

①功能仿真；②代碼編寫；③優(yōu)化；④管腳配置

在QuartusⅡ設(shè)計(jì)工具中，可編程邏輯器件的設(shè)計(jì)流程為：原理圖或HDL輸入→綜合→______→______→下載→硬件調(diào)試?？杖敝袘?yīng)填的分別是（）

A:①④

B:②④

C:③①

D:③⑤

答案:①④

第八章單元測(cè)試

在VerilogHDL中，直接利用乘法運(yùn)算符描述的乘法器，經(jīng)過(guò)綜合之后生成的乘法器屬于（）

A:超前進(jìn)位乘法器

B:串行乘法器

C:并行乘法器

D:移位相加乘法器

答案:并行乘法器

在VerilogHDL中，利用加法運(yùn)算符可以描述并行加法器?，F(xiàn)在要完成一個(gè)純組合邏輯電路的加法器，下列描述正確的是（）

A:always@(aorb)

{sum,cout}=a+b;

B:always@(posedgeclk)

{cout,sum}=a+b;

C:always@(aorb)

{cout,sum}=a+b;

D:always@(posedgeclk)

{sum,cout}=a+b;

答案:always@(aorb)

{cout,sum}=a+b;

在VerilogHDL中，為了完成具有優(yōu)先功能的四-二編碼器（功能表如圖所示），

部分程序如下：

always@(in3,in2,in1,in0)

________

4’b0001：{F1,F0}=2’b00;

4’b001x：{F1,F0}=2’b01;

4’b01xx：{F1,F0}=2’b10;

4’b1xxx：{F1,F0}=2’b11;

default：{F1,F0}=2’bxx;

endcase

空格處應(yīng)填（）

A:case({in3,in2,in1,in0})

B:case(in3,in2,in1,in0)

C:casex(in3,in2,in1,in0)

D:casex({in3,in2,in1,in0})

答案:casex({in3,in2,in1,in0})

某VerilogHDL的程序如下：

moduletop(A,B,Con,out);

inputA,B,Con;

outputout;

assignout=(Con)?A:B;

endmodule

該程序描述的模塊功能是（）

A:二選一的多路選擇器

B:半加器

C:一位數(shù)值比較器

D:四選一的多路選擇器

答案:二選一的多路選擇器

在VerilogHDL中描述組合邏輯電路，下列說(shuō)法錯(cuò)誤的是（）

A:如果知道電路輸出的表達(dá)式，可以采用數(shù)據(jù)流描述

B:數(shù)據(jù)流描述只能用來(lái)描述組合邏輯電路

C:行為描述只能用來(lái)描述時(shí)序邏輯電路

D:如果知道電路原理圖，可以采用結(jié)構(gòu)化描述

答案:行為描述只能用來(lái)描述時(shí)序邏輯電路

第九章單元測(cè)試

關(guān)于時(shí)序邏輯電路的描述，下列說(shuō)法正確的是（）

A:時(shí)序邏輯電路中的觸發(fā)器若沒(méi)有初始化，則其值為不定值

B:描述時(shí)序邏輯電路的功能時(shí)，既可以采用initial語(yǔ)句，也可以采用always語(yǔ)句

C:時(shí)序邏輯電路的描述中，賦值語(yǔ)句一定要采用非阻塞性過(guò)程賦值

D:對(duì)于時(shí)序邏輯電路的描述，電平觸發(fā)和邊沿觸發(fā)的效果一樣

答案:時(shí)序邏輯電路中的觸發(fā)器若沒(méi)有初始化，則其值為不定值

下列表示采用時(shí)鐘上升沿觸發(fā)且低電平異步復(fù)位的代碼描述是（）

A:always@(posedgeclkorposedgerst)

if(rst)out＜=0;

B:always@(posedgeclkornegedgerst)

if(!rst)out＜=0;

C:always@(posedgeclkornegedgerst)

if(rst)out＜=0;

D:always@(posedgeclkorrst)

if(!rst)out＜=0;

答案:always@(posedgeclkornegedgerst)

if(!rst)out＜=0;

某VerilogHDL的分頻器程序部分如下：

reg[3:0]count;

always@(posedgeclkornegedgerst)

if(!rst)count＜=0;

elseif(count==9)count＜=0;

elsecount＜=count+1;

assignnewclk=count[3];

若系統(tǒng)時(shí)鐘clk的頻率為50MHz，則分頻后的時(shí)鐘newclk的頻率為（）

A:12.5MHz

B:25MHz

C:6.25MHz

D:3.125MHz

答案:3.125MHz

某VerilogHDL的計(jì)數(shù)器程序部分如下：

reg____count;

always@(posedgeclkornegedgerst)

if(!rst)count＜=0;

elseif(count==_____)count＜=0;

elsecount＜=count+1;

為了完成模24（從0數(shù)到23）的計(jì)數(shù)，上面程序的空格處應(yīng)該填（）

A:[5:0]和6’b24

B:[4:0]和5’b11000

C:[4:0]和5’b10111

D:[4:0]和5’b23

答案:[4:0]和5’b10111

某VerilogHDL的程序部分如下：

reg[3:0]shift;

always@(posedgeclkornegedgerst)

if(!rst)shift＜=4’d8;

elseshift＜={shift[2:0],shift[3]};

復(fù)位之后，shift的初始值為4’d8，然后經(jīng)過(guò)三次移位操作，shift的值為（）

A:4’d8

B:4’d4

C:4’d2

D:4’d1

答案:4’d4

第十章單元測(cè)試

Moore類型的有限狀態(tài)機(jī)的輸出不僅取決于當(dāng)前的狀態(tài)，還與當(dāng)前的輸入有關(guān)。（）

A:錯(cuò)B:對(duì)

答案:錯(cuò)有限狀態(tài)機(jī)是由寄存器組和組合邏輯構(gòu)成的硬件時(shí)序電路。（）

A:對(duì)B:錯(cuò)

答案:對(duì)有限狀態(tài)機(jī)描述的步驟包括：

①模塊定義和輸入輸出端口聲明；②編寫always語(yǔ)句；

③選擇合適的狀態(tài)編碼；④定義狀態(tài)寄存器變量；

正確的描述順序是（）

A:①③②④

B:①④③②

C:①②③④

D:①④②③

答案:①④③②

下列不屬于有限狀態(tài)機(jī)的優(yōu)點(diǎn)的是（）

A:有限狀態(tài)機(jī)設(shè)計(jì)方案相對(duì)固定，結(jié)構(gòu)模式簡(jiǎn)單

B:在高速運(yùn)算和控制方面，有限狀態(tài)機(jī)比一般的CPU有優(yōu)勢(shì)

C:利用有限狀態(tài)機(jī)設(shè)計(jì)的電路具有最佳的速度和功耗

D:有限狀態(tài)機(jī)容易構(gòu)成性能良好的同步時(shí)序邏輯模塊

答案:利用有限狀態(tài)機(jī)設(shè)計(jì)的電路具有最佳的速度和功耗

為了完成如下圖所示的狀態(tài)機(jī)：

在狀態(tài)機(jī)的程序編寫過(guò)程中，采用自然碼編碼和獨(dú)熱碼編碼，定義的狀態(tài)寄存器變量的位寬通常分別為（）

A:4位、4位

B:2位、4位

C:4位、5位

D:2位、5位

答案:2位、4位

第十一章單元測(cè)試

關(guān)于電路的邏輯綜合，下列說(shuō)法錯(cuò)誤的是（）

A:在綜合前后，要進(jìn)行仿真

B:綜合可以驗(yàn)證電路的功能是否正確

C:編寫VerilogHDL代碼的時(shí)候，要注意培養(yǎng)可綜合風(fēng)格的代碼編寫方式

D:編寫VerilogHDL代碼的時(shí)候，要保證采用的語(yǔ)句的可綜合性

答案:綜合可以驗(yàn)證電路的功能是否正確

在編寫高效的VerilogHDL程序的過(guò)程中，需要考慮提高資源利用率減少功率（即面積優(yōu)化），以及提高運(yùn)行速度（即速度優(yōu)化）。下列屬于面積優(yōu)化的是（）

A:設(shè)計(jì)并行電路B:流水線設(shè)計(jì)C:資源共享

D:設(shè)計(jì)同步電路

答案:資源共享

某VerilogHDL的程序部分如下：

always@(aorborc)

if(a==b)d=c;

elseif(a&~b)d=~c;

該程序經(jīng)過(guò)綜合生成電路，下列說(shuō)法不正確的是（）

A:該部分語(yǔ)句經(jīng)過(guò)綜合將產(chǎn)生鎖存器

B:為了避免鎖存器的產(chǎn)生，需要定義條件語(yǔ)句的所有可能的選項(xiàng)

C:該部分語(yǔ)句經(jīng)過(guò)綜合生成的電路是純組合邏輯電路

D:if-else語(yǔ)句經(jīng)過(guò)綜合之后一般生成二選一的多路選擇器

答案:該部分語(yǔ)句經(jīng)過(guò)綜合生成的電路是純組合邏輯電路

在VerilogHDL中，有些語(yǔ)句可綜合，有些語(yǔ)句不可綜合，下列屬于可綜合語(yǔ)句的是（）

A:循環(huán)次數(shù)不確定的循環(huán)語(yǔ)句

B:沒(méi)有書寫default選項(xiàng)的case語(yǔ)句

C:初始化語(yǔ)句initial

D:延時(shí)描述語(yǔ)句，比如#50

答案:沒(méi)有書寫default選項(xiàng)的case語(yǔ)句

對(duì)行為描述always語(yǔ)句塊的說(shuō)法中，正確的是（）

A:邊沿觸發(fā)方式中，對(duì)同一個(gè)時(shí)鐘，可以同時(shí)混合使用其上升沿和下降沿

B:邊沿觸發(fā)的方式用來(lái)描述時(shí)序邏輯電路，將生成鎖存器結(jié)構(gòu)

C:可以在兩個(gè)或兩個(gè)以上的always語(yǔ)句塊中對(duì)同一個(gè)變量賦值

D:利用電平觸發(fā)的方式可以描述組合邏輯電路，且建議采用阻塞性過(guò)程賦值

答案:利用電平觸發(fā)的方式可以描述組合邏輯電路，且建議采用阻塞性過(guò)程賦值

第十二章單元測(cè)試

在數(shù)字系統(tǒng)設(shè)計(jì)的過(guò)程中，設(shè)計(jì)者首先對(duì)所設(shè)計(jì)的系統(tǒng)要有一個(gè)全面的理解，然后從頂層開始，連續(xù)地逐層向下分解，直到系統(tǒng)的所有模塊都小到便于掌握為止。這種方法叫做自底向上的設(shè)計(jì)實(shí)現(xiàn)。（）

A:對(duì)B:錯(cuò)

答案:錯(cuò)在數(shù)字系統(tǒng)設(shè)計(jì)的過(guò)程中，完成各個(gè)子模塊的編程之后，還需要編寫一個(gè)模塊，該模塊含有所有子模塊的連接關(guān)系的信息，一般稱為頂層模塊。（）

A:錯(cuò)B:對(duì)

答案:對(duì)在動(dòng)態(tài)掃描顯示電路中，不需要用到的電路模塊是（）

A:循環(huán)移位掃描模塊

B:編碼器模塊

C:選擇器模塊

D:七段顯示譯碼模塊

答案:編碼器模塊

在一般的只讀存儲(chǔ)器模塊中，除了時(shí)鐘、復(fù)位、讀寫控制端口和數(shù)據(jù)輸出端口外，還必須有（）

A:數(shù)據(jù)輸入端口

B:地址輸入端口

C:地址