中南大學EDA2013年考卷一、選擇題（每題2分，共20分）1.EDA技術的全稱是（）。A.ElectronicDesignAutomationB.ElectronicDataAnalysisC.ElectronicDesignAssistantD.ElectronicDataAssistantA.VHDLB.VerilogC.C++D.SystemCA.提高時鐘頻率B.使用更大的晶體管C.多電壓技術D.增加電路復雜性4.FPGA的全稱是（）。A.FieldProgrammableGateArrayB.FixedProgrammableGateArrayC.FastProgrammableGateArrayD.FlexibleProgrammableGateArrayA.ModelSimB.QuestaSimC.MATLABD.NCVerilogA.VARB.SIGNALC.CONSTD.PORTA.GDSIIB.GERBERC.SPFD.DEFA.功能驗證B.形式驗證C.時序分析D.電路仿真A.減小晶體管尺寸B.增加晶體管數(shù)量C.提高電源電壓D.降低工作溫度A.IntelB.TexasInstrumentsC.CadenceD.Microsoft二、填空題（每題2分，共20分）11.EDA技術主要應用于__________和__________兩個領域。12.VHDL是__________的縮寫，它是一種__________語言。13.在數(shù)字電路設計中，__________是衡量電路性能的重要指標之一。14.FPGA是一種__________，它可以在生產(chǎn)后由用戶進行配置。15.邏輯仿真主要包括__________和__________兩種類型。16.在芯片設計中，__________是描述芯片邏輯功能的重要文件。17.形式驗證是一種__________的驗證方法，它不需要__________。18.時序分析主要用于檢查電路的__________和__________。19.在芯片物理設計中，__________是描述芯片布局的重要文件。20.EDA軟件供應商通常提供__________、__________和__________等工具。三、簡答題（每題10分，共30分）21.簡述EDA技術在數(shù)字電路設計中的作用。22.比較VHDL和Verilog兩種硬件描述語言的優(yōu)缺點。23.描述FPGA的工作原理及其在數(shù)字電路設計中的應用。四、綜合題（每題20分，共30分）24.設計一個簡單的計數(shù)器，要求使用VHDL語言描述，并給出測試平臺。五、編程題（每題20分，共20分）26.使用Verilog語言設計一個全加器，并給出測試平臺。一、選擇題答案1.A2.C3.C4.A5.C6.B7.D8.A9.B10.C二、填空題答案11.數(shù)字電路設計、芯片設計12.VeryHighSpeedIntegratedCircuitHardwareDescriptionLanguage13.時序性能14.可編程邏輯器件15.邏輯仿真、時序仿真16.RTL網(wǎng)表17.自動化、測試向量18.時序路徑、建立和保持時間19.GDSII文件20.邏輯綜合、布局布線、物理驗證三、簡答題答案21.EDA技術在數(shù)字電路設計中的作用主要包括：自動化設計流程、提高設計效率、降低設計成本、增強設計的可重用性等。23.FPGA的工作原理：FPGA是一種可編程邏輯器件，它內(nèi)部包含大量的邏輯單元、觸發(fā)器和連線資源，用戶可以通過編程來配置這些資源，實現(xiàn)所需的數(shù)字電路功能。FPGA在數(shù)字電路設計中的應用：用于快速原型設計、硬件加速、嵌入式系統(tǒng)設計等。四、綜合題答案24.libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;entitycounterisPort(clk:inSTD_LOGIC;reset:inSTD_LOGIC;q:outSTD_LOGIC_VECTOR(3downto0));endcounter;architectureBehavioralofcounterissignalcount:STD_LOGIC_VECTOR(3downto0):="0000";beginprocess(clk,reset)beginifreset='1'thencount<="0000";elsifrising_edge(clk)thenifcount="1111"thencount<="0000";elsecount<=count+1;endif;endif;endprocess;q<=count;endBehavioral;測試平臺：libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;entitycounter_tbisendcounter_tb;architectureBehavioralofcounter_tbisPort(clk:inSTD_LOGIC;reset:inSTD_LOGIC;q:outSTD_LOGIC_VECTOR(3downto0));signalclk:STD_LOGIC:='0';signalreset:STD_LOGIC:='1';signalq:STD_LOGIC_VECTOR(3downto0);beginuut:counterportmap(clk=>clk,reset=>reset,q=>q);clk_process:processbeginclk<='0';waitfor5ns;clk<='1';waitfor5ns;endprocess;stimulus_process:processbeginreset<='1';waitfor20ns;reset<='0';waitfor200ns;reset<='1';wait;endprocess;endBehavioral;五、編程題答案26.modulefull_adder(inputwireA,inputwireB,inputwireCin,outputwireSum,outputwireCout);assignSum=A^B^Cin;assignCout=(A&B)|(B&Cin)|(A&Cin);endmodule測試平臺：modulefull_adder_tb;regA,B,Cin;wireSum,Cout;full_adderuut(.A(A),.B(B),.Cin(Cin),.Sum(Sum),.Cout(Cout));initialbeginA=0;B=0;Cin=0;10;A=0;B=0;Cin=1;10;A=0;B=1;Cin=