可編程技術(shù)發(fā)展歷程1970s 1980s 1990s NewCenturySystemFlexibilityPROMs

ProgrammableProcessing

ProgrammableLogic

ProgrammableSystemsMemoryCPULogicSystems什么是可編程系統(tǒng)構(gòu)成電子系統(tǒng)的三部分：CPU、存儲器和控制邏輯都是可編程的，系統(tǒng)可以更新、修改或現(xiàn)場裝修，達到縮短樣品開發(fā)周期、產(chǎn)品上市時間，節(jié)約成本1990s NewCentury

P

(Programmable)Memory(Programmable)ASIC(NotProgrammable)

P

(Programmable)Memory(Programmable)FPGA/CPLD(Programmable)

數(shù)字系統(tǒng)架構(gòu)

摩爾定律的50年與FPGA30年數(shù)字系統(tǒng)的層次結(jié)構(gòu)抽象的層次開關(guān)電路級的基礎(chǔ)——CMOS反相器邏輯級門電路為什么說CMOS反相器是數(shù)字系統(tǒng)設(shè)計的基礎(chǔ)，因為邏輯級的電路可以通過改造反相器來實現(xiàn)，而邏輯電路的設(shè)計也是在反相器設(shè)計的基礎(chǔ)上來完成的。CMOS組合邏輯CMOS組合邏輯形成規(guī)則為：規(guī)則1：nMOS晶體管串聯(lián)

實現(xiàn)AND運算規(guī)則2：nMOS晶體管并聯(lián)

實現(xiàn)OR運算規(guī)則3：并聯(lián)nMOS的分支， OR各個分支的函數(shù)規(guī)則4：邏輯函數(shù)串聯(lián)

是函數(shù)AND在一起規(guī)則5：輸出是nMOS邏輯的補規(guī)則6：pMOS電路是 nMOS電路準確的對偶

門電路設(shè)計方法復(fù)雜邏輯門電路設(shè)計程序如下：1）

對電路估計輸出分布電容Cout，設(shè)計一個滿足瞬態(tài)響應(yīng)要求的反相器，分別計算（W/L)ninv和(W/L)pinv2）

構(gòu)造nMOS邏輯塊，考慮最大可能的串聯(lián)晶體管數(shù)m，選擇每個器件是相同的

(W/L)n=m(W/L)ninv3.）

構(gòu)造pMOS邏輯塊，考慮最大可能的串聯(lián)晶體管數(shù)K，選擇每個器件是相同的

(W/L)p=k(W/L)pinv 一個數(shù)字系統(tǒng)不論它有多么復(fù)雜，在其結(jié)構(gòu)中不可能不包括組合邏輯，已有成熟的理論和方法可以有效地表達、變換和簡化組合邏輯，方便地用“積之和”或“和之積”的形式來描述。因此組合邏輯可以轉(zhuǎn)換成由“與陣列”和“或陣列”的可編程邏輯陣列來實現(xiàn)。組合邏輯的實現(xiàn)形式組合邏輯概要特性門電路與、或、非基本邏輯門CMOS反相器的n管和p管進行對偶的串和并連接實現(xiàn)“積之和”的邏輯功能與陣列+或陣列PROM：或陣列可編程基于邏輯功能可以表示“積之和”的形式PAL：與陣列可編程PLA：與或陣列均可編程CPLDPAL模塊+互聯(lián)資源大量具有PAL功能的模塊和實現(xiàn)模塊和I/O互聯(lián)的可編程布線資源SRAM/FLASH

FPGA

SRAM可編程,SRAM查找表輸入信號作為查找表地址，選擇查找表預(yù)存的函數(shù)真值表數(shù)值實現(xiàn)邏輯功能反熔絲FPGA反熔絲可編程，多路選擇器構(gòu)成的邏輯模塊實現(xiàn)輸入信號的各種組合邏輯功能nMOS邏輯陣pMOS邏輯陣F(A,B,C,D)ABCDCPLD—復(fù)雜可編程邏輯器件

（ComplexProgrammableLogicDevice）CPLD—復(fù)雜可編程邏輯器件

（ComplexProgrammableLogicDevice）FPGA—現(xiàn)場可編程門陣列

（Field

Programmable

Gate

Array）FPGA由三個基本組建構(gòu)成：邏輯單元模塊，輸入/輸出單元和可編程布線資源SRAM查找表結(jié)構(gòu)

SRAM配置存儲器反熔絲多路開關(guān)型結(jié)構(gòu)反熔絲多路開關(guān)型結(jié)構(gòu)Actel的FPGAACT-1由三個兩輸入多路開關(guān)和一個或門組成基本積木塊，如圖所示，這個宏單元總共有八個輸入和一個輸出，可以實現(xiàn)的函數(shù)為：

設(shè)置每個變量為一個輸入信號或一個固定電平時，可以實現(xiàn)702種邏輯函數(shù)。當(dāng)設(shè)置為S4=0,S3=Cin,W=A,X=ā,S1=B,Y=ā,Z=A,S2=B時，可實現(xiàn)全加器輸出和信號Sum的邏輯函數(shù);

當(dāng)設(shè)置為S4=0,S3=A,W=0,X=Cin,S1=B,Y=Cin,Z=1,S2=B時，可實現(xiàn)全加器輸出進位信號Cout的邏輯函數(shù)：QuickLogicFPGA編程技術(shù)—SRAM單元控制傳輸管FPGA結(jié)構(gòu)XilinxLucentVantisActelAltera可編程技術(shù)傳輸管數(shù)據(jù)選擇器三態(tài)緩沖器基于簇結(jié)構(gòu)邏輯單元塊布線結(jié)構(gòu)島形結(jié)構(gòu)預(yù)設(shè)布線資源通道包圍邏輯單元塊四周平行層次化FPGA

CAD工具綜合工藝無關(guān)邏輯優(yōu)化消除冗余邏輯和盡量簡化邏輯優(yōu)化的基本門網(wǎng)表映射成查找表網(wǎng)表將查找表打包成邏輯單元塊網(wǎng)表布局基于劃分的最小割布局器需要局部迭代的解析布局器基于模擬退火的布局器，成本函數(shù)評估邏輯單元塊布局質(zhì)量布線全局兼詳細布線器先全局布線再詳細布線的兩步布線算法利用時序分析的布線器

運算或與

1單變量0-1律/有界律x|0=x,x|1=1x&1=x,x&0=0

2互補律x|~x=1x&~x=0

3冪等律/重疊律x|x=xX&x=x

4還原律/對合律~~x=x

5雙或三變量結(jié)合律x|(y|z)=(x|y)|zx&(y&z)=(x&y)&z

6交換律x|y=y|xx&y=y&x

7吸收律x|(x&y)=x,x&(x|y)=x

8分配律x&(y|z)=(x&y)|(x&z),x|(y&z)=(x|y)&(x|z),

9摩根定律~(x&y)=~x|~y,~(x|y)=~x&~y

D觸發(fā)器的寄存元件組合邏輯的運算單元產(chǎn)生的數(shù)據(jù)需要存儲和轉(zhuǎn)移，要由觸發(fā)器構(gòu)成的寄存元件來完成。常利用的D型觸發(fā)器特點是：1時鐘上升沿前接收到輸入信號，滿足建立時間Tset≥2Tpd。2為保證觸發(fā)器由時鐘上升沿觸發(fā)翻轉(zhuǎn)，對于D=0的情況，

要求保持時間Thl≥Tpd。3對于D=1的情況，要求Thh=0。4輸出狀態(tài)變化滯后輸入狀態(tài)變化，這是D型觸發(fā)器的由來。5在時鐘控制下，輸出狀態(tài)與D的輸入狀態(tài)相同，Qn+1

=D。6由時鐘、時鐘使能、置位和復(fù)位構(gòu)成觸發(fā)器的控制信號。7置位和復(fù)位的控制可以有同步或異步控制兩種不同方式。D型觸發(fā)器對于組合電路，它的輸出只與施加到輸入端的信號值有關(guān)，但是時序電路的輸出不僅與當(dāng)前的輸入信號有關(guān)，還與電路過去的行為有關(guān)，所以電路包含觸發(fā)器等存儲元件，并且認為存儲元件所保存的內(nèi)容代表電路的狀態(tài)。寄存器傳輸級—有限狀態(tài)機Tomodel—Current-statelogic—Next-statelogic—Outputs—Statenames—Evaluateeachstate—Evaluateinputconditions

Use—Clockedalwaysblocks—Combinatorialalwaysblocks—Clockedorcombalwaysblocks—Parameters—casestatements—if/ifelsestatements

MooreMachineInaMooremachine,theoutputvalueisafunctionofthecurrentstate—Ineffect,thereshouldbeaspecificoutputvalueforeachstate,evenifthesameoutputsoccurindifferentstates在Moore機中，輸出值是當(dāng)前狀態(tài)的函數(shù)?！聦嵣?，對于每個狀態(tài)應(yīng)該有一個規(guī)定的輸出值，即使在不同的狀態(tài)出現(xiàn)相同的輸出。

MealyMachineInaMealymachine,theoutputvalueisafunctionofthecurrentstateandtheinputs—Outputvaluescanchangewhileinagivenstate,whichimpliescombinatoriallogicontheoutputs在Mealy機中，輸出值是當(dāng)前狀態(tài)和輸入的函數(shù)?！敵鲋悼梢栽诮o定的狀態(tài)期間改變，這意味著組合邏輯對輸出有影響。三位二進制計數(shù)器有限狀態(tài)機設(shè)計NSPSq2q1q0n2n1n0000001001010010011011100100101101110110111111000n0=~q0n1=q1^q0 n2=(q2^(q1&q0))邏輯單元DQfMAX=nMHzfMAX

2nMHztwologiclevelsonelevelonelevelDQDQDQDQ流水線技術(shù)（Pipelining）重新定時（Retiming）DQDQDQBeforeRetimingAfterRetimingDQDQDQ數(shù)據(jù)通道/控制單元分割同步時序系統(tǒng)可以從一個或多個狀態(tài)機的角度來設(shè)計但是更加適合從數(shù)據(jù)通道的角度來考慮同步時序系統(tǒng)數(shù)據(jù)通道——操作和存儲輸入數(shù)據(jù)的功能部件，控制單元——使能和禁止數(shù)據(jù)通道的部件功能帶數(shù)據(jù)通道的有限狀態(tài)機—FSMD數(shù)據(jù)通道（datapath）主要包括進行算術(shù)和邏輯處理的組合邏輯模塊以及為資源共享的多路選擇器、寄存器或總線數(shù)據(jù)通道的部分輸出作為次態(tài)信號送控制單元控制單元（controlunit）控制單元決定數(shù)據(jù)通道的時序，為數(shù)據(jù)通道提供各種控制信號，如寄存器的load信號，或多路選擇器的select信號，或總線的地址信號（數(shù)據(jù)通道只能決定什么寄存器存儲什么數(shù)據(jù)）（所有時序信息都由控制單元通過狀態(tài)機來提供）寄存器傳輸級存儲單元實質(zhì)上是由一組觸發(fā)器構(gòu)成的寄存器，每個觸發(fā)器能夠存儲一位的數(shù)據(jù)信息，n位的寄存器包含n個觸發(fā)器，能夠存儲n位的二進制信息。數(shù)據(jù)通道的運算操作和輸出都是由一些交互連接的寄存器和組合邏輯電路組成的，寄存器傳輸級是描述這樣組成的電路對數(shù)據(jù)的傳輸操作。要對存儲在寄存器中的信息進行傳輸和處理必須滿足三個條件：數(shù)字系統(tǒng)中包含一組寄存器；包括對存儲在寄存器中的數(shù)據(jù)進行操作的處理；在控制單元中有操作順序的控制信號。寄存器傳輸級數(shù)字系統(tǒng)可以利用硬件描述語言在寄存器傳輸級進行描述，定義由硬件執(zhí)行的寄存器操作和組合邏輯功能。對寄存器的操作包括不改變數(shù)據(jù)的傳輸操作，以及會改變被傳輸數(shù)據(jù)的算術(shù)操作、邏輯操作和移位操作等。系統(tǒng)中的寄存器操作都設(shè)計成與系統(tǒng)時鐘同步，每個觸發(fā)器的輸入端D是要傳輸?shù)捷敵龆说臄?shù)據(jù)，與其他觸發(fā)器輸入端的數(shù)據(jù)無關(guān)。帶數(shù)據(jù)通道的有限狀態(tài)機—FSMD基于多路轉(zhuǎn)換器的數(shù)據(jù)通道ALUMUL2:12:12:12:12:12:1R1R2R3R4R5實現(xiàn)對運算部件（ALU和MUL）的資源共享基于總線的數(shù)據(jù)通道ALUMULR1R2R3R4R5RESULTBUSOPERANDBUSPipelineLatches下一狀態(tài)函數(shù)的實現(xiàn)系統(tǒng)級—數(shù)字系統(tǒng)數(shù)字系統(tǒng)可以視為一個分層嵌套的有限狀態(tài)機。有限狀態(tài)機由功能單元和存儲單元組成的。功能單元執(zhí)行數(shù)據(jù)值的變換。存儲單元在整個時間保存這些數(shù)值。有限狀態(tài)機常由數(shù)據(jù)通道+控制器的結(jié)構(gòu)來表示數(shù)據(jù)通道由純組合邏輯構(gòu)成控制器確定輸出函數(shù)和下一狀態(tài)函數(shù)數(shù)字系統(tǒng)構(gòu)成各層次結(jié)構(gòu)域的表示復(fù)雜數(shù)字系統(tǒng)分類以控制為主的數(shù)字系統(tǒng)是對外部事件作出反應(yīng)的控制系統(tǒng)，通常由微控制器（單片機）編制程序來完成控制功能以數(shù)據(jù)為主的數(shù)字系統(tǒng)是對高速存取的數(shù)據(jù)進行運算和傳輸?shù)男盘柼幚硐到y(tǒng)，通常利用DSP器件進行編程來實現(xiàn)。算法級—復(fù)雜數(shù)字系統(tǒng)數(shù)字系統(tǒng)可以進行分解，由一組元件互連構(gòu)成，通常包括處理器、存儲器和控制器三部分組成。隨數(shù)字系統(tǒng)復(fù)雜度的增加，系統(tǒng)設(shè)計涉及：由系統(tǒng)技術(shù)要求構(gòu)造可實現(xiàn)系統(tǒng)行為的算法算法映射為由硬件電路實現(xiàn)算法要求的結(jié)構(gòu)對于算法，運算與數(shù)據(jù)的依賴關(guān)系和時間順序表示為數(shù)據(jù)流圖，再轉(zhuǎn)換由處理器、數(shù)據(jù)通道和寄存器組成的結(jié)構(gòu)，可綜合RTL模型DSP系統(tǒng)的算法和結(jié)構(gòu)對信號的數(shù)字表示進行轉(zhuǎn)換的功能單元，就是數(shù)字信號處理，在高性能專用硬件處理器上實現(xiàn)DSP算法的硬件方式，處理速度最快DSP算法要求高效率和高性能的MAC功能單元，決定著數(shù)字信號處理的性能流水線技術(shù)和并行處理是提高數(shù)字信號處理性能常采用的方法FPGA在DSP中的作用FPGAssupporthighDSPcomputationalthroughputCanhandleveryhighprocessingrates(100sofMegaSamplesperSecond)Idealco-processorsforDSPsFPGAscanbeusedasco-processorsforDSPprocessors(e.g.TI)FPGAsusedforpreorpostprocessingfunctionse.g.IFstageinbasestations嵌入式系統(tǒng)的算法和結(jié)構(gòu)以應(yīng)用為中心、計算機技術(shù)為基礎(chǔ)、軟件件可裁剪、適應(yīng)應(yīng)用系統(tǒng)對功能、可靠性、成本、體積、功耗嚴格要求的專用計算機系統(tǒng)嵌入式系統(tǒng)組成：硬件層：包含嵌入式微處理器、存儲器（SDRAM、Flash等）、通用設(shè)備接口和I/O接口（A/D、D/A、I/O等）。軟件層：由實時多任務(wù)操作系統(tǒng)（Real-timeOperationSystem，RTOS）、文件系統(tǒng)、圖形用戶接口（GraphicUserInterface，GUI）、網(wǎng)絡(luò)系統(tǒng)及通用組件模塊組成中間層：硬件層與軟件層之間為中間層，也稱為硬件抽象層（HardwareAbstractLayer，HAL）或板級支持包（BoardSupportPackage，BSP），它將系統(tǒng)上層軟件與底層硬件分離開來，使系統(tǒng)的底層驅(qū)動程序與硬件無關(guān)嵌入處理器+協(xié)處理器Xilinx的DNA——創(chuàng)新推動信息革命Xilinx的DNA——創(chuàng)新獲得業(yè)界認可

數(shù)字系統(tǒng)架構(gòu)

摩爾定律的50年與FPGA30年

摩爾定律50年1966.4.19在Fairchild

Semiconductor（仙童半導(dǎo)體）工作，后來成為英特爾公司聯(lián)合創(chuàng)始人戈登?摩爾（Gordon

Moore）在《電子學(xué)》（Electronics）雜志上發(fā)表了一篇文章，指出，在過去的十年間，硅芯片上的晶體管之?dāng)?shù)目每年都增加一倍。戈登?摩爾還預(yù)測說，這一趨勢將會持續(xù)十年。到1975年時，科技行業(yè)將其稱之為摩爾定律。摩爾本人后來將芯片升級的周期修訂為2年。1965年每個芯片可以容納50個晶體管，摩爾預(yù)測到了1970年，每個芯片將能夠容納1000個元器件，每個晶體管的價格會降低90%。1970到2000年的30年,簡單的幾何比例縮小（使芯片上所有元器件越來越?。┚捅ＷC了穩(wěn)速的收縮，驗證了摩爾的預(yù)測。之后，各種技術(shù)手段的發(fā)明使得該行業(yè)的發(fā)展跟上了摩爾定律的步伐。但每個技術(shù)都花10多年才應(yīng)用?！?0納米90納米45納米22納米銅互連低介電薄膜硅晶絕緣體SOI應(yīng)變硅StrainedSilicon

功率減1/3，性能增1/3堆疊硅片互連StackedSiliconInterconnect

三柵極晶體管Tri—Gate能耗降1/2，電壓降0.2V32納米2-D晶體管與22納米3-D晶體管對比應(yīng)變硅：純硅在發(fā)生原子間力應(yīng)變后晶體結(jié)構(gòu)線性擴張

摩爾定律的終結(jié)也帶來了“新”的機會可能。隨著物理、數(shù)學(xué)、化學(xué)、生物等新發(fā)現(xiàn)和技術(shù)突破，新原理、新材料、新器件與電路的新結(jié)構(gòu)都在向新的方向發(fā)展，建立新形態(tài)的信息科學(xué)技術(shù)及其產(chǎn)業(yè)。比如全新架構(gòu)的系統(tǒng)芯片、生物分子等全新結(jié)構(gòu)芯片以及量子計算機等等。談?wù)撃柖傻慕K結(jié)已經(jīng)20年了，可總能找出一種辦法繼續(xù)做下去，人的想象力和創(chuàng)造力是很大的。面向5G無線、有線電視接入以及雷達應(yīng)用的單芯片自適應(yīng)射頻平臺支持采樣率高達5GS/S的14位模數(shù)轉(zhuǎn)換器ADC10GS/S14位數(shù)模轉(zhuǎn)換器DAC進行直接RF采樣，二者的模擬帶寬均高達6GHz第二和第三代新品，具有更高射頻（RF）性能及更強可擴展能力。臺積電7nm量產(chǎn)非常順利，5nm的路還很樂觀，未來也會沿著3nm往下走。雖然遇到挑戰(zhàn)，但是現(xiàn)在整個半導(dǎo)體行業(yè)有眾多聰明人，全世界優(yōu)秀人才的合作讓現(xiàn)狀依然樂觀。友商退出7nm制程或放緩研發(fā)是可以理解的，因為沒有足夠的經(jīng)濟規(guī)模，做起來確實不太合算。摩爾定律放緩的變化趨勢，給半導(dǎo)體產(chǎn)業(yè)帶來了很多的不確定性，這也給Achronix帶來發(fā)展機遇。機器學(xué)習(xí)應(yīng)用和云計算等，大數(shù)據(jù)和物聯(lián)網(wǎng)的發(fā)展，提出更大的運算需求，eFPGA作為全新、異構(gòu)和自帶可編程硬件加速器的新技術(shù)，成為推動半導(dǎo)體產(chǎn)業(yè)向前的關(guān)鍵驅(qū)動力。FPGA1984年Xilinx發(fā)明和推出現(xiàn)場可編程門陣列（FPGA）邏輯電路、I/O引腿和互連資源都可由用戶編程設(shè)定SRAM查找表結(jié)構(gòu)

四/六輸入查找表可以實現(xiàn)任意四/六輸入信號的邏輯函數(shù)功能延時為SRAM查找表存取時間，與函數(shù)復(fù)雜度無關(guān)，為易失性SRAM配置存儲器邏輯單元四輸入邏輯單元與等效門FPGA的等效門數(shù)估計一般分為LUT+FF和ESB（BRAM）兩部分，LUT＋FF等效于8～21個門，典型值為12；ESB做RAM使用時，一般相當(dāng)于4門/bit，此時估計出的門數(shù)最多，如果ESB做乘積項/LUT則等效門數(shù)大大減小，例如EP20K1000E，前者為130萬，后者為2萬。TrendsofLogicCell在Virtex-6的邏輯單元中增加容量提高性能降低功耗減少面積功耗性能成本接到第二個輸出的觸發(fā)器放在LUT中,沒有帶驅(qū)動的外部網(wǎng)線由于第二個輸出快速地連接到觸發(fā)器,有更高的性能工具的封裝選項可以利用更少數(shù)量的6LUT及更小的器件邏輯限制與焊盤限制芯片內(nèi)空間逐步加入新模塊，且數(shù)量不斷增加BRAM，DSP模塊，嵌入處理器（軟核到硬核）I/O從單端到差分，高速串行接口，PCIe硬核BlockRAM/FIFOFeatures獨立的讀和寫端口多種配置真正雙口、單口帶異步讀和寫端口的簡單雙口集成級聯(lián)的邏輯由2個32Kx1的塊RAM產(chǎn)生64Kx1字節(jié)寫使能增強處理器存儲器接口集成可選的64位錯誤校正集成可選的為快速有效FIFO的邏輯功耗性能成本為低的靜態(tài)功耗設(shè)計為較低動態(tài)功率內(nèi)部分成9K600MHz運行塊RAM600MHz運行FIFO為較小元件選擇更多塊RAMHigherDSPPerformance最先進的DSP結(jié)構(gòu)可選的預(yù)加器,用于對稱FIR濾波器25x18的乘法器高分辨率的濾波器和有效的浮點支持類似ALU的第二級能夠映射高級的操作可編程OPCODE支持SIMD加法、減法或邏輯函數(shù)最低的功耗高達2000個DSP單元功耗性能成本相對為最低更高的DSP性能硬核模塊減少面積FIR映射到DSPSlicesCoefficientsarefromlefttoright,causingthelatencytobeaslargeandgrowwiththeincreaseofcoefficientsTheinputtimedelayseriesiscreatedinsidetheDSPsliceformaximumperformanceirrespectiveofthenumberofcoefficientsDedicatedcascadeconnections(PCOUTandPCIN)areexploitedtoachievemaximumperformanceThisfilterstructure,whilereferredtoasaSystolicFIRfilter,isreallyaDirectFormTypeIwithoneextrastageofpipeliningPerformance:

600MHzK0K1K2K30DSP48E1Sliceopmode=0010101DSP48E1Sliceopmode=0000101x(n)y(n)3818附加非DSP功能(變加法器樹為加法器鏈)START:Thisisthetypicaladdertreefoundinmanysignalprocessingdesigns123Removeallpipeliningfromthetree.ThismakesiteasiertounderstandandvisualizethechangesRearrangethetree.Noticethatfunctionallyhasnotchanged.ThediagramhasjustbeenredrawnPipeliningisrequiredforperformance.Addingoneinthechainrequiresoneinthedatapathdelayaswell.DeterminingmappingtoDSP48Eiseasynow0DSP48ESliceopmode=0010101DSP48ESliceopmode=0000101inoutTrends0fFPGAI/Os擴展性能為DDR的1.4GLVDS支持1066+MbpsDDR3強大的并行I/O能力1.0-2.5V運行ChipSync技術(shù)可編程I/O延時XCITEDCI端接支持多種標(biāo)準SFI-4,HSTL,SSTL,差分HSTL/SSTL,LVCMOS功耗性能成本DCI@1.5V低功率模式IDELAY低功率參考接收機HomogenousI/O:高性能接口到所有引腿改善信號的integrity容易和不昂貴的板級設(shè)計FeatureSize(micron)5v3.3v2.5v1.8v1.2v1.21.00.80.60.40.20.11.0v0.8v199019921994199619982000200220041.5vXilinxProcessTrend:DeepSubmicronTechnology固定電壓縮尺全電壓縮尺200620082010降功耗途徑為了解決過熱的問題，芯片制造商采用了兩個辦法：限制微處理器執(zhí)行計算機指令的速度，即時鐘頻率f；將集成電路分成多個核，可降低每個核的功率和發(fā)熱靜態(tài)功耗和動態(tài)功耗FPGA設(shè)計的關(guān)鍵挑戰(zhàn)在于管理動態(tài)功耗的同時控制靜態(tài)功耗(漏電流)的提升.靜態(tài)功耗完全是開銷，對性能毫無益處。不幸的是，工藝的提升反而會增加靜態(tài)功耗。事實上，在某些情況下，靜態(tài)功耗的提升幅度還會超過動態(tài)功耗靜態(tài)功耗和動態(tài)功耗的影響Xilinx評估了多種28nm工藝技術(shù)，其中包括標(biāo)準的低功耗(LP)和高性能(HP)工藝最后決定采用28nm高介電層金屬閘(HKMG)高性能低功耗工藝技術(shù)。堆疊硅片互聯(lián)技術(shù)堆疊硅片互聯(lián)技術(shù)堆疊硅片互聯(lián)技術(shù)堆疊硅片互聯(lián)技術(shù)由多項正在申請專利的創(chuàng)新堆疊硅片互聯(lián)技術(shù)能夠通過超過10,000個器件規(guī)模的連接，提供每秒數(shù)Tb的芯片間帶寬，足以滿足最復(fù)雜的多芯片設(shè)計需求。Xilinx采用該新技術(shù)開發(fā)的Virtex?-7FPGA系列具有無與倫比的功能，其中包括：200萬個邏輯單元、65MbblockRAM、2,375GMACS的DSP性能（4,750GMACS對稱濾波器）、1,200個支持1.6Gb/sLVDS并行接口的SelectIO引腳、72個能夠提供1,886Gb/S雙向總帶寬的串行收發(fā)器。堆疊硅片互聯(lián)技術(shù)Xilinx采用堆疊硅片互聯(lián)技術(shù)的FPGA所具備的最大優(yōu)勢之一是能將其當(dāng)作單片器件對待這一點非常重要，因為把大型設(shè)計分配給多個FPGA會帶來使用單片器件完全不會遇到的一系列復(fù)雜的設(shè)計挑戰(zhàn)單片F(xiàn)PGA設(shè)計流程中的典型步驟包括：

創(chuàng)建高級描述

綜合為與硬件資源匹配的RTL描述

進行物理布局布線

進行時序評估，調(diào)節(jié)設(shè)計實現(xiàn)時間收斂

生成用于FPGA編程的比特流。堆疊硅片互聯(lián)技術(shù)—應(yīng)用適用于ASIC原型設(shè)計，ASIC預(yù)生產(chǎn)和/或初期生產(chǎn)替代品。在新一代通信系統(tǒng)中，集成有數(shù)十個串行收發(fā)器的器件可以實現(xiàn)靈活的單芯片F(xiàn)PGA解決方案，比如300G的協(xié)議橋接或可替代多個ASSP的多路復(fù)用轉(zhuǎn)發(fā)器，從而將成本和功耗分別降低60%和50%。實現(xiàn)靈活、可擴展、定制化的高性能計算解決方案，以滿足科研、石油天然氣、金融、航空航天與軍用、通信、網(wǎng)絡(luò)和生命科學(xué)等應(yīng)用需求。FPGA架構(gòu)內(nèi)在的并行處理能力非常適用于高吞吐量處理和軟件加速。對多種高速并行和串行連接標(biāo)準的支持有助于計算和通信系統(tǒng)的融合。在航空航天與軍用領(lǐng)域，提供的高收發(fā)器數(shù)量和上萬的DSP處理元件能夠?qū)崿F(xiàn)先進的雷達系統(tǒng)。FPGA的發(fā)展嵌入式系統(tǒng)的廣泛應(yīng)用航空航天智能交通網(wǎng)絡(luò)電子通信工業(yè)自動控制儀器儀表全球嵌入式產(chǎn)業(yè)的智能設(shè)備和智能系統(tǒng)的年復(fù)合增長率達到每年23%市場份額持續(xù)到2020年將為達到的臺數(shù)為250000000000下一代的嵌入式處理需求限制更高的性能微處理器的信號處理能力不足更低的成本多個芯片實現(xiàn)方案使成本提高更低的功耗多個芯片實現(xiàn)方案使功耗增加更小的形狀因子多個芯片實現(xiàn)方案占用更大空間更大的靈活性ASIC/ASSP不適應(yīng)需求和競爭的快速更新異構(gòu)多處理器系統(tǒng)一個異構(gòu)多處理系統(tǒng)由不同類型的多個單核或多核處理器構(gòu)成，異構(gòu)多核處理系統(tǒng)最簡單形式是由一個多核處理器和GPU組成。然而，現(xiàn)代科技讓一顆芯片上的異構(gòu)多處理系統(tǒng)包含以下模塊：

①多核應(yīng)用處理器（MulticoreApplicationsProcessors）；

②多核圖形處理器（MulticoreGraphicsProcessors；

③多核實時處理器（MulticoreReal-TimeProcessors）；

④平臺級管理單元（PlatformManagementUnit）；

⑤配置和安全系統(tǒng)（ConfigurationandSecurityUnit）；

⑥在FPGA可編程邏輯上實現(xiàn)特定多核處理器。手機的異構(gòu)多處理器系統(tǒng)高通三星聯(lián)發(fā)科華為微軟型號驍龍820Exynos8890HelioX20Kilin950蘋果A9CPUKryo架構(gòu)自主Mongoose+A53自主+ARMA72+A